Technique for transferring deformation into a semiconductor region

专利摘要:
Ein Dislokationsgebiet wird durch Implantieren einer leichten inerten Gattung, etwa Wasserstoff, bei einer spezifizierten Tiefe und mit einer hohen Konzentration und durch Wärmebehandeln der inerten Gattung gebildet, um damit "Nano"-Blasen zu erzeugen, die eine gewisse mechanische Entkopplung zu darunter liegenden Bauteilgebieten ermöglichen, wodurch ein effizienteres Erzeugen von Verformung ermöglicht wird, die durch eine externe spannungserzeugende Quelle hervorgerufen wird. Auf diese Weise kann in einem Kanalgebiet eines Feldeffekttransistors eine Verformung durch beispielsweise eine Spannungsschicht oder Seitenwandabstandselemente, die in der Nähe des Kanalgebiets ausgebildet sind, erzeugt werden.A dislocation region is formed by implanting a light inert species, such as hydrogen, at a specified depth and at a high concentration and by annealing the inert species to produce "nano" bubbles which allow some mechanical decoupling to underlying device regions , thereby enabling a more efficient generation of deformation caused by an external voltage-generating source. In this way, in a channel region of a field effect transistor, deformation may be generated by, for example, a stress layer or sidewall spacers formed in the vicinity of the channel region.
公开号:DE102004031710A1
申请号:DE102004031710
申请日:2004-06-30
公开日:2006-01-19
发明作者:Martin Gerhardt；Thorsten Kammler；Frank Wirbeleit
申请人:Advanced Micro Devices Inc；
IPC主号:H01L21-322

专利说明:
[0001] ImAllgemeinen betrifft die vorliegende Erfindung die Herstellung integrierterSchaltungen und betrifft insbesondere die Herstellung von Halbleitergebietenmit einer erhöhtenLadungsträgerbeweglichkeit,etwa ein Kanalgebiet eines Feldeffekttransistors, durch Erzeugungeiner Verformung in dem Halbleitergebiet.in theIn general, the present invention relates to the manufacture of integratedCircuits and in particular relates to the production of semiconductor regionswith an elevatedCharge carrier mobility,about a channel region of a field effect transistor, by generationa deformation in the semiconductor region.
[0002] DieHerstellung integrierter Schaltungen erfordert die Ausbildung einergroßenAnzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einerspezifizierten Schaltungsanordnung. Im Allgemeinen werden mehrereProzesstechnologien gegenwärtigpraktiziert, wobei fürkomplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,die MOS-Technologie gegenwärtig dervielversprechendste Ansatz auf Grund der überlegenen Eigenschaften imHinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oderKosteneffizienz ist. Währendder Herstellung komplexer integrierter Schaltungen unter Anwendungder MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistorenund/oder p-Kanaltransistoren,auf einem Substrat ausgebildet, das eine kristalline Halbleiterschichtaufweist. Ein MOS-Transistor, unabhängig davon, ob ein n-Kanaltransistoroder ein p-Kanaltransistorbetrachtet wird, weist sogenannte PN-Übergänge auf, die an einer Grenzfläche starkdotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet,das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist,ausgebildet sind. Die Leitfähigkeitdes Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals,wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildetund davon durch eine dünneisolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beimAusbilden eines leitenden Kanals auf Grund des Anlegens einer geeignetenSteuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration,der Beweglichkeit der Ladungsträgerund – für eine gegebene Ausdehnungdes Kanalgebiets in der Transistorbreitenrichtung – von demAbstand zwischen dem Source- und dem Draingebiet ab, der auch alsKanallänge bezeichnetwird. Somit bestimmt die Leitfähigkeitdes Kanalgebiets in Verbindung mit der Fähigkeit rasch einen leitendenKanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannungan die Gateelektrode zu erzeugen, im Wesentlichen das Leistungsverhaltender MOS-Transistoren. Somit macht das Verringern der Kanallänge – und damit verknüpft dieReduzierung des Kanalwiderstands – die Kanallänge zu einemwesentlichen Entwurfskriterium zum Erreichen einer höheren Arbeitsgeschwindigkeitder integrierten Schaltungen.TheManufacturing integrated circuits requires the formation of ahugeNumber of circuit elements on a given chip area according to aspecified circuit arrangement. In general, severalProcess technologies presentpracticed, being forcomplex circuits, such as microprocessors, memory chips and the like,the MOS technology currently theMost promising approach due to the superior properties in theWith regard to working speed and / or power consumption and / orCost efficiency is. Whilethe manufacture of complex integrated circuits usingMOS technology becomes millions of transistors, i. H. n-channel transistorsand / or p-channel transistors,formed on a substrate comprising a crystalline semiconductor layerhaving. A MOS transistor, regardless of whether an n-channel transistoror a p-channel transistoris considered, has so-called PN transitions, which strong at an interfacedoped drain and source regions with an inversely doped channel region,which is arranged between the drain region and the source region,are formed. The conductivityof the canal area, d. H. the current driving capability of the conducting channel,is controlled by a gate electrode formed over the channel regionand by a thin oneinsulating layer is separated. The conductivity of the channel area atForming a conductive channel due to the application of a suitableControl voltage to the gate electrode depends on the dopant concentration,the mobility of the charge carriersand - for a given extentof the channel region in the transistor width direction - from theDistance between the source and the drain region, which also asChannel length calledbecomes. Thus, the conductivity determinesof the channel region in conjunction with the ability to rapidly conductChannel below the insulating layer when applying the control voltageto produce the gate electrode, essentially the performancethe MOS transistors. Thus, reducing the channel length - and linking theReduction of the channel resistance - the channel length to oneessential design criterion for achieving a higher operating speedthe integrated circuits.
[0003] Dieandauernde Reduzierung der Transistorabmessungen zieht jedoch eineReihe damit verknüpfterProbleme nach sich, die es zu lösengilt, um nicht die Vorteile aufzuheben, die durch das ständige Verkleinernder Kanallängevon MOS-Transistoren gewonnen werden. Ein großes Problem in dieser Hinsichtist die Entwicklung verbesserter Photolithographie- und Ätzstrategien,um damit zuverlässigund reproduzierbar Schaltungselemente mit kritischen Abmessungen,etwa die Gateelektrode der Transistoren, für eine neue Bauteilgenerationherzustellen. Ferner sind äußerst anspruchsvolleDotierstoffprofile in der vertikalen Richtung wie auch in der lateralen Richtungin den Drain- und Sourcegebieten erforderlich, um den geringen Schicht-und Kontaktwiderstand in Kombination mit einer gewünschtenKanalsteuerbarkeit zu erreichen. Ferner ist die vertikale Positionder PN-Übergänge in Bezugauf die Gateisolierschicht ebenso ein kritisches Entwurfskriteriumim Hinblick auf das Steuern der Leckströme. Somit erfordert das Reduzierender Kanallängeauch eine Verringerung der Tiefe der Drain- und Sourcegebiete inBezug auf die Grenzfläche,die von der Gateisolierschicht und dem Kanalgebiet gebildet wird,wodurch anspruchsvolle Implantationstechniken erforderlich sind.Gemäß andererLösungsvorschläge werden epitaktischgewachsene Gebiet mit einem spezifizierten Versatz zu der Gateelektrodeaufgewachsen, die auch als erhöhteDrain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeitder erhöhtenDrain- und Sourcegebiete zu gewährleisten,wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschichtbeibehalten wird.Thehowever, ongoing reduction of transistor dimensions draws oneSeries associated with itProblems to solve itis true, so as not to cancel out the benefits of constant shrinkingthe channel lengthobtained from MOS transistors. A big problem in this regardis the development of improved photolithography and etching strategies,to be reliableand reproducible circuit elements with critical dimensions,about the gate electrode of the transistors, for a new generation of componentsmanufacture. Furthermore, they are extremely demandingDopant profiles in the vertical direction as well as in the lateral directionrequired in the drain and source regions toand contact resistance in combination with a desired oneTo achieve channel controllability. Further, the vertical positionthe PN transitions in relationthe gate insulating layer is also a critical design criterionwith regard to controlling the leakage currents. Thus, reducing requiresthe channel lengthalso a reduction in the depth of the drain and source regions inRelation to the interface,which is formed by the gate insulating layer and the channel region,which requires sophisticated implantation techniques.According to othersSuggested solutions become epitaxialgrown area with a specified offset to the gate electrodeGrowing up as wellDrain and source regions are referred to increased conductivitythe heightenedTo ensure drain and source areasat the same time a shallow PN junction with respect to the gate insulation layeris maintained.
[0004] Dadie ständigeGrößenreduzierungder kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassungund möglicherweisedie Neuentwicklung äußerst komplexerProzesstechniken, die die oben genannten Prozessschritte betreffen,erfordern, wurde vorgeschlagen, das Bauteilleistungsverhalten derTransistorelemente auch durch Erhöhen der Ladungsträgerbeweglichkeitin dem Kanalgebiet füreine vorgegebene Kanallängezu erhöhen,um damit die Möglichkeitzu bieten, eine Leistungsverbesserung zu erreichen, die vergleichbarmit dem Fortschreiten zu einer zukünftigen Technologie ist, während vieleder obigen Prozessanpassungen, die mit einer Größenreduzierung der Bauteileverknüpftsind, vermieden werden können.Im Prinzip könnenmindestens zwei Mechanismen kombiniert oder separat angewendet werden,um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens:die Dotierstoffkonzentration in dem Kanalgebiet kann verringertwerden, wodurch die Streuereignisse für die Ladungsträger reduziertund damit deren Leitfähigkeiterhöhtwird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebietbeeinflusst jedoch deutlich die Schwellwertspannung des Transistorbauelements,wodurch eine Verringerung der Dotierstoffkonzentration gegenwärtig alseine wenig attraktive Lösungerscheint, sofern nicht andere Mechanismen zur Einstellung einergewünschten Schwellwertspannungentwickelt werden. Zweitens: die Gitterstruktur in dem Kanalgebietkann beispielsweise durch Erzeugen einer Zugspannung oder einer Druckspannungmodifiziert werden, um eine entsprechende Verformung in dem Kanalgebietzu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronenbzw. Löscherführt.Beispielsweise erhöhtdas Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeitder Elektronen, wobei abhängig vonder Größe und derRichtung der Zugverformung eine Erhöhung der Beweglichkeit von120% oder mehr erreichbar ist, was sich wiederum direkt in einer entsprechendenVerbesserung der Leitfähigkeit zeigt.Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeitder Löchererhöhen,und damit die Möglichkeitzur Verbesserung des Leistungsverhaltens von P-Transistoren bieten.Die Einführungvon Spannungs- oder Verformungstechniken in die Herstellung integrierterSchaltungen ist ein äußerst vielversprechenderAnsatz fürweitere Bauteilgenerationen, da beispielsweise verformtes Siliziumals ein „neue" Art eines Halbleitersbetrachtet werden kann, der die Herstellung schneller leistungsfähiger Halbleiterbauelementeermöglichen kann,ohne dass teure Halbleitermaterialien und Herstellungstechnikenerforderlich sind.Since the continuous size reduction of the critical dimensions, ie the gate length of the transistors, requires the adaptation and possibly the redesign of extremely complex process techniques relating to the above-mentioned process steps, it has been proposed to increase the device performance of the transistor elements also by increasing the carrier mobility in the channel region increase given channel length to provide the opportunity to achieve performance improvement comparable to the progression to future technology, while avoiding many of the above process adjustments associated with component size reduction. In principle, at least two mechanisms can be combined or applied separately to increase the mobility of the carriers in the channel region. First, the dopant concentration in the channel region can be reduced, thereby reducing the charge carrier leakage events and thus increasing their conductivity. However, reducing the dopant concentration in the channel region significantly affects the threshold voltage of the channel Transistor device, whereby a reduction of the dopant concentration currently appears as a less attractive solution, unless other mechanisms for setting a desired threshold voltage are developed. Second, the grating structure in the channel region may be modified by, for example, generating a tensile stress or compressive stress to create a corresponding strain in the channel region that results in a modified mobility for electrons or quenchers. For example, creating a tensile strain in the channel region increases the mobility of the electrons, and depending on the size and direction of the tensile strain, an increase in mobility of 120% or more can be achieved, again resulting directly in a corresponding improvement in conductivity. On the other hand, compressive strain in the channel region can increase the mobility of the holes, thus providing the opportunity to improve the performance of P-type transistors. The introduction of stress or strain techniques into integrated circuit fabrication is a highly promising approach for other generations of devices, as, for example, deformed silicon can be considered a "new" type of semiconductor that can enable the fabrication of fast, high performance semiconductor devices without expensive semiconductor materials and manufacturing techniques are required.
[0005] Folglichwurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schichtoder eine Silizium/Kohlenstoff-Schicht in oder unterhalb des Kanalgebietsso vorzusehen, um damit eine Zugspannung oder Druckspannung zu erzeugen,die zu einer entsprechenden Verformung führen können. Obwohl das Transistorverhaltendurch die Einführungspannungserzeugender Schichten innerhalb oder unterhalb dem Kanalgebietbeträchtlichverbessert werden kann, müssengroßeAnstrengungen unternommen werden, um die Herstellung entsprechenderSpannungsschichten in die konventionelle und gut erprobte MOS-Technikeinzubinden. Beispielsweise müssenzusätzlicheepitaktische Wachstumstechniken entwickelt und in den Prozessablaufintegriert werden, um die germanium- oder kohlstoffenthaltenden Spannungsschichtenan geeigneten Stellen in oder unterhalb des Kanalgebiets auszubilden.Somit wird die Prozesskomplexitätdeutlich erhöht,wodurch die Produktionskosten und auch die Gefahr einer Verringerungder Produktionsausbeute ansteigen.consequentlyhas been proposed, for example, a silicon / germanium layeror a silicon / carbon layer in or below the channel regionto provide so as to produce a tensile stress or compressive stress,which can lead to a corresponding deformation. Although the transistor behaviorthrough the introductionvoltage generating layers within or below the channel regionconsiderablycan be improvedsizeEfforts are made to produce the correspondingTension layers in the conventional and well-proven MOS technologyintegrate. For example, mustadditionalepitaxial growth techniques developed and in the process flowintegrated to the germanium- or carbon-containing stress layersat appropriate locations in or below the channel area.Thus, the process complexity becomesclearly increased,which reduces production costs and also the risk of reductionincrease the production yield.
[0006] Daherwird in anderen Lösungsvorschlägen eineexterne Spannung, die beispielsweise durch darüber liegende Schichten, Abstandselementeund dergleichen hervorgerufen wird, angewendet in dem Versuch, einegewünschteVerformung innerhalb des Kanalgebiets zu erzeugen. Jedoch ist derProzess zum Erzeugen der Verformung in dem Kanalgebiet mittels desAnwendens einer spezifizierten externen Spannung von einer äußerst ineffizientenUmwandlung der externen Spannung in eine Verformung in dem Kanalgebietbegleitet, da das Kanalgebiet sehr stark an die vergrabene isolierendeSchicht in SOI- (Silizium auf Isolator) Bauelementen oder an dasverbleibende Siliziumvollmaterial in großvolumigen Bauelementen gebundenist. Obwohl daher deutliche Vorteile gegenüber dem zuvor erläutertenVorgehen, in welchem zusätzlicheSpannungsschichten in dem Kanalgebiet erforderlich sind, gebotenwerden, führt dierelativ geringe erreichte Verformung dazu, dass der zuletzt beschriebeneAnsatz wenig attraktiv ist.Thereforebecomes in other solution suggestions aexternal stress, for example, by overlying layers, spacersand the like, applied in an attempt todesiredTo create deformation within the channel region. However, that isProcess for generating the deformation in the channel region by means ofApply a specified external voltage from a highly inefficient oneConversion of the external voltage into a deformation in the channel regionaccompanied, since the channel area very strongly to the buried insulatingLayer in SOI (silicon on insulator) devices or on theremaining silicon solid material bound in large-volume componentsis. Although therefore clear advantages over the previously explainedProcedure in which additionalTension layers in the channel region are requiredthat leadsrelatively low deformation achieved that the last describedApproach is not very attractive.
[0007] Angesichtsder oben beschriebenen Situation besteht daher ein Bedarf für eine alternativeTechnik, die das Erzeugen gewünschterSpannungsbedingungen in der Transistorstruktur ermöglicht,ohne dass komplexe und teure epitaktische Wachstumstechniken oderVariationen kritischer Herstellungsschritte erforderlich sind.in view ofIn the situation described above there is therefore a need for an alternativeTechnique that generates desiredVoltage conditions in the transistor structure allowswithout requiring complex and expensive epitaxial growth techniques orVariations of critical manufacturing steps are required.
[0008] ImAllgemeinen richtet sich die vorliegende Erfindung an eine Technik,die das Herstellen eines verformten Halbleitergebiets, insbesondereeines verformten Kanalgebiets eines Feldeffekttransistors, ermöglicht,indem ein gewisses Maß anmechanischer Entkopplung zwischen dem Halbleitergebiet oder einemTeil davon und einem Substrat, auf dem das Halbleitergebiet ausgebildetist, bereitgestellt wird. Um die mechanische Entkopplung, zumindest zueinem gewissen Grade, zu erreichen, wird ein Dislokationsgebietgebildet, das zumindest deutlich die Bindung des betrachteten Halbleitergebietan das Bauteilgebiet unterhalb des betrachteten Halbleitergebietsschwächt,so dass eine auf das betrachtete Halbleitergebiet ausgeübte externeSpannung in effizienter Weise in eine entsprechende Verformung umgewandeltwird, wodurch deutlich die Ladungsträgerbeweglichkeit innerhalbdes Halbleitergebiets beeinflusst wird. Hierdurch kann die außerhalbdes interessierenden Halbleitergebiets erzeugte Spannung temporär oder permanentzugeführtwerden, um entsprechend beispielsweise das Verhalten eines Feldeffekttransistorseinzustellen, indem der Durchlassstrom des Transistors erhöht wird,wobei die statischen Eigenschaften des Transistors im Wesentlichennicht negativ beeinflusst werden.in theIn general, the present invention is directed to a techniquethe production of a deformed semiconductor region, in particulara deformed channel region of a field effect transistor, allowsby a certain amountmechanical decoupling between the semiconductor region or aPart of it and a substrate on which the semiconductor region is formedis provided. To the mechanical decoupling, at least toto a certain extent, becomes a dislocation areaformed, at least clearly the binding of the considered semiconductor regionto the device area below the considered semiconductor regionweakensso that a force exerted on the considered semiconductor field externalVoltage efficiently converted into a corresponding deformationwhich significantly reduces the charge carrier mobility withinof the semiconductor region is influenced. This allows the outsideof the semiconductor region of interest generated temporarily or permanentlysuppliedto, for example, the behavior of a field effect transistorby increasing the forward current of the transistor,the static properties of the transistor are essentiallynot be adversely affected.
[0009] Gemäß eineranschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Verfahren das Bereitstelleneines Halbleitergebiets übereinem Substrat und das Ausbilden eines Dislokationsgebietes in demSubstrat und/oder dem Halbleitergebiet, wobei das Dislokationsgebieteine Relativbewegung auf atomarem Maßstab zwischen dem Substrat undmindestens einem Bereich des Halbleitergebiets ermöglicht.Ferner wird ein spannungserzeugendes Gebiet gebildet, das mechanischmit dem Halbleitergebiet gekoppelt ist, wobei das spannungserzeugendeGebiet eine Verformung zumindest in dem Bereich des Halbleitegebietserzeugt.According to one illustrative embodiment of the present invention, a method comprises providing a semiconductor region over a substrate and forming a dislocation region in the substrate and / or the semiconductor region, wherein the dislocation region comprises a relative movement on an atomic scale between the substrate and at least one region of the semiconductor region. Furthermore, a voltage-generating region is mechanically coupled to the semiconductor region, wherein the voltage-generating region generates a deformation at least in the region of the semiconductor region.
[0010] Gemäß einerweiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Verfahren das Implantiereneiner leichten inerten Ionengattung durch ein Halbleitergebiet inein Substrat bei einer spezifizierten Tiefe. Ferner umfasst dasVerfahren das Bilden eines Transistorelements über der spezifizierten Tiefe,wobei das Transistorelement ein Draingebiet, ein Sourcegebiet undein Kanalgebiet, die aus einem Halbleitergebiet aufgebaut sind,und eine Gateelektrodenstruktur umfasst. Schließlich wird eine Wärmebehandlungan dem Substrat ausgeführt,um ein Dislokationsgebiet benachbart zu dem Kanalgebiet zu bilden,wobei das Dislokationsgebiet eine Relativbewegung auf atomarem Maßstab zwischendem Substrat und mindestens einem Bereich des Kanalgebiets ermöglicht.According to onefurther illustrative embodimentIn the present invention, a method comprises implantinga light inert ion genus through a semiconductor region ina substrate at a specified depth. Furthermore, this includesMethod of forming a transistor element above the specified depth,wherein the transistor element is a drain region, a source region anda channel region made up of a semiconductor region,and a gate electrode structure. Finally, a heat treatmentexecuted on the substrate,to form a dislocation area adjacent to the channel area,where the dislocation area is a relative movement on an atomic scale betweenallows the substrate and at least a portion of the channel region.
[0011] Gemäß einernoch weiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Halbleiterbauelement einSubstrat, ein verformtes Halbleitergebiet, das über dem Substrat angeordnetist, und ein Dislokationsgebiet. Das Dislokationsgebiet ist zwischendem Substrat und dem verformten Halbleitergebiet ausgebildet undermöglichteine Relativbewegung auf atomarem Maßstab zwischen dem Substratund mindestens einem Bereich des verformten Halbleitergebiets.According to oneyet another illustrative embodimentThe present invention includes a semiconductor deviceSubstrate, a deformed semiconductor region, which is disposed above the substrateis, and a dislocation area. The dislocation area is betweenformed the substrate and the deformed semiconductor region andallowsa relative movement on an atomic scale between the substrateand at least a portion of the deformed semiconductor region.
[0012] WeitereVorteile, Aufgaben und Ausführungsformender vorliegenden Erfindung sind in den angefügten Patentansprüchen definiertund gehen deutlicher aus der folgenden detaillierten Beschreibunghervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiertwird. Es zeigen:FurtherAdvantages, tasks and embodimentsThe present invention is defined in the appended claimsand go more clearly from the following detailed descriptionwhen studying with reference to the accompanying drawingsbecomes. Show it:
[0013] 1a bis 1d schematischQuerschnittsansichten eines Halbleiterbauelements während diverserHerstellungsstadien, wobei ein Dislokationsgebiet zwischen einemHalbleitergebiet und einem Substrat ausgebildet wird, um ein effizientesErzeugen einer Verformung zu ermöglichen,die durch extern zugeführteSpannung hervorgerufen wird, gemäß anschaulicherAusführungsformender vorliegenden Erfindung; 1a to 1d schematically cross-sectional views of a semiconductor device during various stages of manufacture, wherein a Dislokationsgebiet between a semiconductor region and a substrate is formed to allow efficient generating a deformation caused by externally supplied voltage, according to illustrative embodiments of the present invention;
[0014] 2a und 2b schematischQuerschnittsansichten eines Halbleiterbauelements, in welchem einDislokationsgebiet in selektiver Weise entsprechend weiterer anschaulicherAusführungsformenausgebildet ist; 2a and 2 B schematically cross-sectional views of a semiconductor device in which a Dislokationsgebiet is selectively formed according to further illustrative embodiments;
[0015] 3a und 3b schematischQuerschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementenmit unterschiedlichen Verformungen in ihren entsprechenden Kanalgebieten gemäß weitereranschaulicher Ausführungsformen; und 3a and 3b schematically cross-sectional views of a semiconductor device having two transistor elements with different deformations in their respective channel regions according to further illustrative embodiments; and
[0016] 4a und 4b schematischein Halbleiterbauelement, in welchem eine gerichtete Verformungmittels eines Dislokationsgebiets in Übereinstimmung mit weiterenanschaulichen Ausführungsformenerzeugt wird. 4a and 4b 1 schematically illustrates a semiconductor device in which directional deformation is generated by means of a dislocation region in accordance with further illustrative embodiments.
[0017] Obwohldie vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,wie sie in der vorliegenden detaillierten Beschreibung sowie in denZeichnungen dargestellt sind, sollte es selbstverständlich sein,dass die folgende detaillierte Beschreibung sowie die Zeichnungennicht beabsichtigen, die vorliegende Erfindung auf die speziellenanschaulichen offenbarten Ausführungsformeneinzuschränken,sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglichbeispielhaft die diversen Aspekte der vorliegenden Erfindung dar,deren Schutzbereich durch die angefügten Patentansprüche definiertist.Even thoughthe present invention is described with reference to the embodiments,as used in the present detailed description and in theDrawings are shown, it should be self-evidentthat the following detailed description as well as the drawingsnot intended to limit the present invention to the specific onesillustratively disclosed embodimentsrestrictbut merely the illustrative embodiments describedexemplify the various aspects of the present invention,the scope of which is defined by the appended claimsis.
[0018] Dievorliegende Erfindung beruht auf dem Konzept, dass eine Verformunginnerhalb eines interessierenden Bereichs eines Halbleitegebietsgeschaffen werden kann, indem die Bindung des interessierenden Bereichsan ein Bauteilgebiet, das unterhalb des interessierenden Bereichsangeordnet ist, geschwächtwird. Auf Grund der reduzierten mechanischen Ankopplung des Halbleitergebietsan das darunter liegende Bauteilgebiet oder Substrat kann eine externerzeugte Spannung, die durch geeignete Mittel, etwa Seitenwandabstandselementeeiner Gateelektrodenstruktur, einer Ätzstoppschicht für ein Zwischenschichtdielektrikum,und dergleichen erzeugt werden kann, in höchst effizienter Weise in das interessierendeHalbleitergebiet übertragenwerden, das sich dann entsprechend verformt, da die geschwächte Verbindungoder die mechanische Entkopplung ein gewisses Maß an Relativbewegung zwischenden Teilchen, die das Kristallgitter des Halbleitergebiets und dasdarunter liegende Bauteilgebiet oder Substrat bilden, möglich macht.Im Weiteren wird ein Gebiet, das eine Relativbewegung auf atomaremMaßstabzweier Bauteilgebiete, die benachbart zu diesen Gebiet angeordnetsind, als ein Dislokationsgebiet bezeichnet, da es eine gewisse Dislokationbzw. Verschiebung der beiden Gebiete ermöglicht, die das Dislokationsgebieteinschließen. Essollte beachtet werden, dass hierbei der Begriff „Dislokation" so gemeint ist,um eine Änderungder relativen Position eines kleinen Volumenelements eines Gebietsin Bezug auf ein entsprechendes kleines Volumenelement eines benachbartenGebiets zu beschreiben, wobei die relative Positionsänderungeiner Deformation, etwa einer Zugdeformation oder Verformung, odereiner Druckdeformation oder Verformung entspricht als vielmehr einergleichförmigen Verschiebungeines gesamten Gebiets in Bezug auf das andere Gebiet. Beispielsweisekann ein Gebiet mit mehreren Hohlräumen mit einer Größe in der Größenordnungvon Nanometern, das von zwei Bauteilgebieten eingeschlossen ist,die im Wesentlichen keine Hohlräumeaufweisen, als ein Dislokationsgebiet betrachtet werden, da die „Nanohohlräume" eine Relativbewegungzwischen den beiden im Wesentlichen hohlraumfreien Gebieten aufeinem atomaren Maßstabbei Einwirkung einer äußeren Kraftermöglichen,so dass eines oder beide der im Wesentlichen hohlraumfreien Gebietesich deformieren oder verformen können. Wenn das deformierteoder verformte Gebiet ein im Wesentlichen kristallines Halbleitergebietist, kann die Verformung zu einem modifizierten Gitterabstand unddaher zu einer modifizierten Ladungsträgerbeweglichkeit führen.The present invention is based on the concept that deformation within a region of interest of a semiconductor region can be created by weakening the binding of the region of interest to a device region located below the region of interest. Due to the reduced mechanical coupling of the semiconductor region to the underlying device region or substrate, an externally generated voltage, which may be generated by suitable means, such as sidewall spacers of a gate electrode structure, an etch stop layer for an interlayer dielectric, and the like, can most efficiently be generated in the one of interest Semiconductor region can be transmitted, which then deforms accordingly, since the weakened connection or the mechanical decoupling makes possible a degree of relative movement between the particles forming the crystal lattice of the semiconductor region and the underlying device area or substrate. Furthermore, an area that exhibits relative movement on an atomic scale of two component areas located adjacent to this area is called a dislocation area because it allows some dislocation of the two areas including the dislocation area. It should be noted that the term "dislocation" is meant to mean a change in the relative position of a small volume element of a region with respect to a corresponding small volume element of an adjacent region, wherein the relative positional change corresponds to a deformation, such as a tensile deformation or deformation, or a pressure deformation or deformation, rather than a uniform displacement of an entire region with respect to the other area. For example, a multi-cavity region of nanometer size enclosed by two device regions having substantially no cavities may be considered as a dislocation region because the "nano-cavities" are a relative movement between the two substantially void-free regions on an atomic scale upon application of an external force such that either or both of the substantially void-free regions may deform or deform If the deformed or deformed region is a substantially crystalline semiconductor region, the strain may result in a modified lattice spacing and therefore lead to a modified charge carrier mobility.
[0019] MitBezug zu den Zeichnungen werden nunmehr weitere anschauliche Ausführungsformender vorliegenden Erfindung detaillierter beschrieben, wobei aufFeldeffekttransistorelemente Bezug genommen wird, die, zumindestteilweise, ein Dislokationsgebiet zum Erzeugen einer Verformungin den jeweiligen Kanalgebieten erhalten sollen, um damit die Stromtreiberfähigkeitder Bauteile zu erhöhen,ohne im Wesentlichen die Herstellung komplexer spannungsinduzierenderSchichten innerhalb des Kanalgebiets zu erfordern. Es sollte jedochbeachtet werden, dass die Prinzipien der vorliegenden Erfindung aufein beliebiges Halbleitergebiet anwendbar sind, das eine Erhöhung derLadungsträgerbeweglichkeit durcheine externe bereitgestellte Spannungsquelle erfordert. Beispielsweisekönnenvergrabene Halbleiterleitungen mit einem dotierten kristallinenHalbleitermaterial gemäß der vorliegendenErfindung so hergestellt werden, dass diese eine Zugverformung oderDruckverformung zum Erhöhenihrer Leitfähigkeitaufweisen.WithReference to the drawings will now be further illustrative embodimentsthe present invention described in more detail, whereinField effect transistor elements, which, at leastpartially, a dislocation area for creating a deformationin the respective channel areas, so as to provide the current driver capabilityto increase the components,without essentially producing complex stress-inducingTo require layers within the channel region. It should, howeverto be noted that the principles of the present inventionan arbitrary semiconductor field are applicable, which is an increase ofCharge carrier mobility throughrequires an external source of power. For examplecanBuried semiconductor lines with a doped crystallineSemiconductor material according to the presentInvention be prepared so that this is a tensile deformation orCompression deformation to increasetheir conductivityexhibit.
[0020] 1a zeigtschematisch eine Querschnittsansicht eines Halbleiterbauelements 100 während einesfrühenHerstellungsstadiums. Das Halbleiterbauelement 100 umfasstein Substrat 101, das eine erste Schicht 102 undeine zweite Schicht 103 aufweisen kann, wobei die ersteSchicht 102 ein beliebiges geeignetes Material repräsentierenkann, etwa ein Halbleitervollmaterial, ein isolierendes Material,und dergleichen. Die zweite Schicht 103 kann eine isolierendeSchicht, etwa eine Siliziumdioxidschicht, eine Siliziumnitridschicht,oder ein anderes isolierendes Oxid oder eine andere Verbindung einesanderen geeigneten Halbleitermaterials repräsentieren. D. h., das Substrat 101 kanneine beliebige Form eines isolierenden Substrats repräsentieren,das fürdie Herstellung eines Halbleiter-auf-Isolator-Bauelements, etwaeines SOI- (Silizium auf Isolator) Bauelements verwendet werdenkann. Das Halbleiterbauelement 100 kann ferner eine Halbleiterschicht 104,etwa eine kristalline Siliziumschicht oder einen anderen geeignetenHalbleiter aufweisen. Wie zuvor dargelegt ist, wird Silizium überwiegendbei der Herstellung integrierter Schaltungen auf Grund seiner gutenVerfügbarkeitund relativ moderaten Preises und seiner Eigenschaften bei der Hochtemperaturverarbeitung insbesonderein Verbindung mit Siliziumdioxid verwendet. Mittels einer effizientenVerformungsverarbeitungstechnik der Schicht 104 können dieEigenschaften entsprechend den Bauteilerfordernissen angepasst werden,wodurch verformtes Silizium eine sehr vielversprechende Lösung für die Entwicklung künftigerHalbleiterbauelemente auf Siliziumbasis bildet. Aus diesem Grundewird die Schicht 104 als eine Siliziumschicht bezeichnet,obwohl die vorliegende Erfindung auch im Zusammenhang mit anderengeeigneten Halbleitermaterialien praktizierbar ist. 1a schematically shows a cross-sectional view of a semiconductor device 100 during an early stage of production. The semiconductor device 100 includes a substrate 101 that's a first layer 102 and a second layer 103 may have, wherein the first layer 102 may represent any suitable material, such as a semiconductor bulk material, an insulating material, and the like. The second layer 103 may represent an insulating layer, such as a silicon dioxide layer, a silicon nitride layer, or another insulating oxide or other compound of another suitable semiconductor material. That is, the substrate 101 may represent any form of insulating substrate that may be used to fabricate a semiconductor-on-insulator device such as an SOI (silicon on insulator) device. The semiconductor device 100 Further, a semiconductor layer 104 such as a crystalline silicon layer or other suitable semiconductor. As stated above, silicon is used predominantly in the manufacture of integrated circuits because of its good availability and relatively moderate price and its properties in high temperature processing, especially in conjunction with silicon dioxide. By means of an efficient deformation processing technique of the layer 104 For example, the properties may be adjusted according to device requirements, making deformed silicon a very promising solution for the development of future silicon-based semiconductor devices. For this reason, the layer becomes 104 is referred to as a silicon layer, although the present invention is also practicable in conjunction with other suitable semiconductor materials.
[0021] Inanderen Ausführungsformenkann das Substrat 101 ein Halbleitervollsubstrat repräsentieren,etwa ein Siliziumvollsubstrat, wobei die Siliziumschicht 104 alsder obere Bereich des Substrats 101 vorgesehen ist, oderdirekt auf dem kristallinen Silizium des Substrats 101 durchepitaktisches Aufwachsen ausgebildet ist. Das Halbleiterbauelement 100 umfasstferner ein Implantationsgebiet 105 einer leichten inertenGattung, die um eine spezifizierte Tiefe 106 herum angeordnetist. Es sollte beachtet werden, dass das Implantationsgebiet 105 einegewisse Verteilung in der vertikalen Richtung in 1a aufweisenkann, und damit kann die spezifizierte Tiefe 106 die Spitzenwertkonzentrationder leichten inerten Gattung repräsentieren. In einer speziellenAusführungsformweist die leichte inerte Gattung im Wesentlichen Wasserstoff auf.In anderen Ausführungsformenkann das Implantationsgebiet 105 Helium als leichte inerteGattung enthalten. Die Spitzenwertkonzentration der leichten inertenGattung kann im Bereich von ungefähr 10²¹ bis10²³ Atome pro cm³ oder darüber liegen.Obwohl in 1a das Implantationsgebiet 105 sogezeigt ist, dass dieses in der Siliziumschicht 104 angeordnetist, kann in anderen Ausführungsformen,wenn die isolierende Schicht 103 vorgesehen ist, das Implantationsgebiet 105 inder Schicht 103 angeordnet sein.In other embodiments, the substrate 101 represent a bulk semiconductor substrate, such as a bulk silicon substrate, wherein the silicon layer 104 as the upper portion of the substrate 101 is provided, or directly on the crystalline silicon of the substrate 101 formed by epitaxial growth. The semiconductor device 100 further comprises an implantation area 105 a light inert genus that is around a specified depth 106 is arranged around. It should be noted that the implantation area 105 a certain distribution in the vertical direction in 1a and thus can the specified depth 106 represent the peak concentration of the light inert species. In a specific embodiment, the light inert species essentially comprises hydrogen. In other embodiments, the implantation area 105 Helium as a light inert species included. The peak concentration of the light inert species may range from about 10 ²¹ to 10 ²³ atoms per cm ³ or above. Although in 1a the implantation area 105 is shown to be in the silicon layer 104 may be arranged in other embodiments when the insulating layer 103 is provided, the implantation area 105 in the layer 103 be arranged.
[0022] Eintypischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,wie es in 1a gezeigt ist, kann die folgendenProzesse umfassen. Das Substrat 101 mit der darauf gebildetenSiliziumschicht 104 kann von Halbleiterscheibenherstellern erhaltenwerden oder kann gemäß modernerScheibenverbundtechniken, wie sie im Stand der Technik gut bekanntsind, hergestellt werden. Danach wird ein Ionenimplantationsprozessausgeführt,um die leichte inerte Ionengattung durch einen Teil der Siliziumschicht 104 indas Bauelement bei der spezifizierten Tiefe 106 einzubringen.Abhängigvon der Tiefe 106 und der Art der Ionengattung, die zuimplantieren ist, wird eine geeignete Implantationsenergie ausgewählt. Beispielsweisekönnenfür Wasserstoffund Helium entsprechende Implantationsenergien leicht mittels Simulationsberechnungenauf der Grundlage verfügbarerProgramme mit Simulationsalgorithmen ermittelt werden. Insbesondereim Falle von Wasserstoff als der leichten inerten Gattung kann dasImplantationsgebiet 105 relativ dicht um die spezifizierte Tiefe 106 herumpositioniert werden, da der wesentliche Mechanismus zum Abbremsenvon Ionen die Wechselwirkung mit Elektronen der Siliziumschicht 104 ist.Vorteilhafterweise wird die leichte inerte Gattung bei einer moderathohen Dosis, etwa ungefähr5 × 10¹⁵ bis 2 × 10¹⁶ Ionen/cm² oder mehr implantiert, um damit eine hoheKonzentration in dem Implantationsgebiet 105 bei einermoderaten Implantationszeit zu erreichen. Vorzugsweise ist die Konzentrationin dem Implantationsgebiet 105 so hoch, um eine überkritischeKonzentration zu erreichen, wodurch die Ausbildung von „Bläschen" oder Hohlräumen ineiner nachfolgenden Wärmebehandlunggefördertwird, wie dies mit Bezug zu 1d beschriebenist.A typical process for manufacturing the semiconductor device 100 as it is in 1a may include the following processes. The substrate 101 with the silicon layer formed thereon 104 may be obtained from wafer manufacturers or may be made in accordance with modern disc bonding techniques, as are well known in the art. After that will carried out an ion implantation process, the light inert ion genus through a portion of the silicon layer 104 into the device at the specified depth 106 contribute. Depending on the depth 106 and the type of ion genus to be implanted, an appropriate implantation energy is selected. For example, implantation energies corresponding to hydrogen and helium can be readily determined by simulation calculations based on available programs with simulation algorithms. Especially in the case of hydrogen as the light inert species, the implantation area 105 relatively close to the specified depth 106 be positioned around, since the essential mechanism for braking ions, the interaction with electrons of the silicon layer 104 is. Advantageously, the light inert species is implanted at a moderately high dose, such as about 5 × 10 ¹⁵ to 2 × 10 ¹⁶ ions / cm ² or more, to thereby have a high concentration in the implantation area 105 to achieve a moderate implantation time. Preferably, the concentration is in the implantation area 105 so high as to achieve a supercritical concentration, which promotes the formation of "bubbles" or voids in a subsequent heat treatment, as related to 1d is described.
[0023] 1b zeigtschematisch das Halbleiterbauelement 100 gemäß einernoch weiteren anschaulichen Ausführungsform,wobei eine Isolationsstruktur 107, beispielsweise in Formeiner Grabenisolation vorgesehen ist, die das Siliziumgebiet 104 umschließt. DieGrabenisolation 107 kann durch moderne Lithographie-, Ätz- undAbscheidetechniken in Übereinstimmungmit gut etablierten Prozessrezepten hergestellt werden. Danach wirddas Implantationsgebiet 105 gebildet, wie dies mit Bezugzu 1a beschrieben ist. 1b schematically shows the semiconductor device 100 according to yet another illustrative embodiment, wherein an isolation structure 107 , For example, is provided in the form of a trench isolation, which is the silicon region 104 encloses. The trench isolation 107 can be produced by modern lithography, etching and deposition techniques in accordance with well-established process recipes. Then the implantation area becomes 105 formed as related to 1a is described.
[0024] 1c zeigtschematisch eine Querschnittsansicht des Halbleiterbauelements 100 ineiner fortgeschrittenen Herstellungsphase, wobei das Bauelement 100 einTransistorelement aufweist, das auf und in dem Siliziumgebiet 104 gebildetist. Das Transistorelement 150 umfasst tiefe Source- undDraingebiete 108 und entsprechende Erweiterungsgebiete 109,die durch ein Kanalgebiet 110 getrennt sind. Das Kanalgebiet 110 kannals ein Teil des Siliziumgebiets 104 betrachtet werden,das überdem Implantationsgebiet 105 angeordnet ist. In anderenAusführungsformen,wenn das Implantationsgebiet 105 an der Grenzfläche zwischender isolierenden Schicht 103 und dem Siliziumgebiet 104 ausgebildetist, oder wenn das Implantationsgebiet 105 in der isolierenden Schicht 103 angeordnetist, kann sich das Kanalgebiet 110 bis hinab zu der isolierendenSchicht 103 erstrecken. Es sollte beachtet werden, dassdas Transistorelement 150, das in 1c dargestelltist, ein vollständigverarmtes SOI-Bauelementrepräsentiert, unddass andere Transistorarchitekturen, etwa nicht vollständig verarmteSOI-Bauelemente, Siliziumvollbauelemente, Bauelemente mit erhöhten Drain-und Sourcegebieten und dergleichen, ebenso in Verbindung mit dervorliegenden Erfindung verwendbar sind. 1c schematically shows a cross-sectional view of the semiconductor device 100 in an advanced manufacturing phase, the device 100 a transistor element located on and in the silicon region 104 is formed. The transistor element 150 includes deep source and drain areas 108 and corresponding extension areas 109 passing through a canal area 110 are separated. The canal area 110 can be considered part of the silicon area 104 considered to be above the implantation area 105 is arranged. In other embodiments, when the implantation area 105 at the interface between the insulating layer 103 and the silicon region 104 is formed, or if the implantation area 105 in the insulating layer 103 is arranged, the channel area may be 110 down to the insulating layer 103 extend. It should be noted that the transistor element 150 , this in 1c 1, represents a fully depleted SOI device, and that other transistor architectures, such as non-depleted SOI devices, bulk silicon devices, devices with elevated drain and source regions, and the like, may also be used in conjunction with the present invention.
[0025] EineGateisolationsschicht 113 ist über dem Kanalgebiet 110 ausgebildetund trennt eine Gateelektrode 112 von dem Kanalgebiet 110.Abstandselemente 111 sind benachbart zu Seitenwänden derGateelektrode ausgebildet, und Metallsilizidgebiete, etwa Nickelsilizid,Kobaltsilizid oder dergleichen, können auf und in der Gateelektrode 112 undden Drain- und Sourcegebieten 108 vorgesehensein. Schließlichist ein spannungsinduzierendes Gebiet 115 in der Nähe des Transistorelements 150 ausgebildetund ist mechanisch mit dem Kanalgebiet 110 beispielsweise über dieGateelektrode 112 und die Drain- und Sourcgebiete 108 gekoppelt.In der gezeigten Ausführungsformist das spannungsinduzierende Gebiet 115 in Form einerDeckschicht vorgesehen, die auch als eine Ätzstoppschicht während einesnachfolgenden Prozesses zum Ätzenvon Kontaktöffnungenzu den Drain- und Sourcegebieten und zu der Gateelektrode verwendetwerden kann. Beispielsweise kann das spannungsinduzierende Gebiet 115 Siliziumnitridaufweisen, das so gebildet ist, dass es eine spezifizierte innereSpannung – Zugspannungoder Druckspannung – aufweist.A gate insulation layer 113 is over the canal area 110 formed and separates a gate electrode 112 from the channel area 110 , spacers 111 are formed adjacent to sidewalls of the gate electrode, and metal silicide regions, such as nickel silicide, cobalt silicide or the like, can be formed on and in the gate electrode 112 and the drain and source regions 108 be provided. Finally, a stress-inducing area 115 near the transistor element 150 trained and is mechanical with the channel area 110 for example via the gate electrode 112 and the drain and source areas 108 coupled. In the embodiment shown, this is the stress-inducing area 115 in the form of a capping layer, which may also be used as an etch stop layer during a subsequent process of etching contact openings to the drain and source regions and to the gate electrode. For example, the stress-inducing area 115 Silicon nitride, which is formed so that it has a specified internal stress - tensile stress or compressive stress -.
[0026] Eintypischer Prozessablauf zur Herstellung des Bauelements 100,wie es in 1c gezeigt ist, kann die folgendenProzesse umfassen. Nach Herstellung der Gateisolationsschicht 113 durchmoderne Abscheide- und/oder Oxidationstechniken wird die Gateelektrode 112 durchAbscheiden eines Gateelektrodenmaterials, etwa Polysilizium, durchchemische Dampfabscheidung bei geringem Druck und einen nachfolgendenanspruchsvollen Photolithographie- und Ätzschritt in Übereinstimmungmit gut etablierten Prozessrezepten hergestellt. Danach können Implantationsprozessezur Ausbildung der Erweiterungsgebiete 109 ausgeführt werden,und/oder Voramorphisierungsimplantationen können nach Bedarf durchgeführt werden.Danach könnendie Abstandselemente 111, beispielsweise auf der Basisvon Siliziumdioxid und Siliziumnitrid hergestellt werden, wobeiin einigen Ausführungsformender Prozess zur Herstellung der Abstandselemente 111 sogestaltet sein kann, dass ein gewisses Maß an Spannung in den Abstandselementen 111 erzeugtwird. Beispielsweise kann eine dünneOxidbeschichtung abgeschieden werden, woran sich das Abscheideneiner Siliziumnitridschicht mit spezifizierter Dicke und bei Bedarfmit einer spezifizierten Zugspannung oder Druckspannung anschließt. ZumBeispiel kann währendeines plasmaunterstütztenCVD- (chemische Dampfabscheidungs-) Prozess zum Abscheiden der Siliziumnitridschichtder Ionenbeschuss so gesteuert werden, um eine gewünschte innereSpannung zu erreichen. Danach kann die Siliziumnitridschicht entsprechendanisotroper Ätzprozessegeätztwerden, wodurch die Seitenwandabstandselemente 111 mit dergewünschteninneren Spannung zurückbleiben. Danachkönnenweitere Implantationsprozesse ausgeführt werden, um die tiefen Source-und Draingebiete 108 zu bilden.A typical process flow for the manufacture of the device 100 as it is in 1c may include the following processes. After fabrication of the gate insulation layer 113 by modern deposition and / or oxidation techniques, the gate electrode 112 by depositing a gate electrode material, such as polysilicon, by low pressure chemical vapor deposition and a subsequent demanding photolithography and etching step in accordance with well-established process recipes. Thereafter, implantation processes for the formation of the extension areas 109 can be performed, and / or Voramorphisierungsimplantationen can be performed as needed. After that, the spacers can 111 , for example, based on silicon dioxide and silicon nitride, wherein in some embodiments the process of making the spacers 111 can be designed so that a certain amount of tension in the spacer elements 111 is produced. For example, a thin oxide coating may be deposited, followed by the deposition of a silicon nitride layer of specified thickness and, if necessary, a specified tensile or compressive stress. For example, during a plasma assisted CVD (Chemical Vapor Deposition) process for depositing the silicon nitride layer, ion bombardment may be controlled to achieve a desired internal tension. Thereafter, the silicon nitride layer can be etched in accordance with anisotropic etching processes, whereby the sidewall spacers 111 remain with the desired internal tension. Thereafter, further implantation processes may be performed to the deep source and drain regions 108 to build.
[0027] Essollte beachtet werden, dass andere Prozessabläufe bei der Herstellung derDrain- und Sourcegebiete 108 undder entsprechenden Erweiterungsgebiet 109 angewendet werdenkönnen.Beispielsweise könnenzu entfernende Seitenwandabstandselemente (nicht gezeigt) verwendetwerden, um zunächstdie tiefen Source- und Draingebiete 108 zu bilden, undanschließendwerden die zu entfernenden Abstandselemente vor oder nach einementsprechenden Ausheizschritt zur Aktivierung der Dotierstoffe inden Drain- und Sourcegebieten 108 entfernt.Danach könnendie Erweiterungsgebiete 109 gebildet und mittels einesAusheizprozess bei einer geringen Temperatur aktiviert werden. Danachkönnendie Abstandselemente 111 gebildet werden.It should be noted that other process flows in the preparation of the drain and source regions 108 and the corresponding extension area 109 can be applied. For example, sidewall spacers (not shown) to be removed may be used to first define the deep source and drain regions 108 and then the spacers to be removed, before or after a corresponding annealing step, are activated to activate the dopants in the drain and source regions 108 away. After that, the extension areas 109 be formed and activated by means of a baking process at a low temperature. After that, the spacers can 111 be formed.
[0028] Unabhängig vonder angewendeten Prozesssequenz kann während der Implantation dertiefen Source- und Draingebiete möglicherweise in Verbindungmit einer Voramorphisierungsimplantation die leichte inerte Gattungin dem Implantationsgebiet 105 innerhalb der Source- undDraingebiete 108 umverteilt werden oder kann sogar zumindestteilweise aus dem Siliziumgebiet 104 während Ausheizprozesse zur Aktivierungvon Dotierstoffen in den Source- und Draingebieten 108 undden Erweiterungsgebieten 109 herausgetrieben werden. Injedem Falle wird zumindest ein Teil des Implantationsgebiets 105 in demKanalgebiet 110 und in dessen Nähe aufrecht erhalten, wenndas Implantationsgebiet in der isolierenden Schicht 103 angeordnetist, wobei die spezifizierte Tiefe 106 im Wesentlichenbeibehalten wird, obwohl eine gewisse Verbreiterung der Verteilungum die Tiefe 106 herum der leichten inerten Gattung während derdiversen Ausheizzyklen stattfinden kann. Ferner kann in einigenAusführungsformen einemoderat hohe, d. h. überkritischeKonzentration der leichten inerten Gattung in dem Implantationsgebiet 105 vorgesehenwerden und die Gattung kann bereits damit beginnen, Bläschen oderHohlräume beider Tiefe 106 währendder Dotierstoffaktivierung zu erzeugen, ähnlich wie Blasen in einem übersättigen Fluidmit einer gasförmigenKomponente beim Auftreten einer Störung entstehen.Regardless of the process sequence used, during implantation of the deep source and drain regions, possibly in conjunction with pre-amorphization implantation, the light inert species may be present in the implantation area 105 within the source and drain areas 108 be redistributed or even at least partially from the silicon area 104 during bake processes for activation of dopants in the source and drain regions 108 and the extension areas 109 be driven out. In any case, at least part of the implantation area 105 in the canal area 110 and maintained in the vicinity thereof when the implantation area in the insulating layer 103 is arranged, the specified depth 106 is maintained substantially, although some broadening the distribution around the depth 106 around the light inert species can take place during the various Ausheizzyklen. Further, in some embodiments, a moderately high, ie, supercritical, concentration of the light inert species in the implantation area 105 be provided and the genus may already begin to blisters or cavities at depth 106 during dopant activation, much like bubbles in a supersaturated fluid with a gaseous component are generated upon the occurrence of a perturbation.
[0029] Danachkönnendie Metallsilizidgebiete 114 durch Abscheiden eines hochschmelzendenMetalls und in Gang setzen einer chemischen Reaktion mit dem darunterliegenden Silizium in den Drain- und Sourcegebieten 108 undder Gateelektrode 112 gebildet werden. Danach wird dasspannungsinduzierende Gebiet 115 beispielsweise in Formeiner Deckschicht oder einer Ätzstoppschichtgebildet, beispielsweise als eine Siliziumnitridschicht, wobei Abscheideparameterzur Herstellung der Schicht 115 so eingestellt werden,um ein gewünschtesMaß anZugspannung oder Druckspannung zu erhalten. Bekanntlich kann Siliziumnitriddurch plasmaverstärktes CVDabgeschieden werden, wobei einer oder mehrere Prozessparameter,etwa die Vorspannungsleistung, die Temperatur und dergleichen soeingestellt werden, um eine Druckspannung oder Zugspannung in einemweiten Bereich von ungefähr0 bis 800 MPa fürdie Zugspannung der Druckspannung zu erhalten. Während der Ausbildung der Metallsilizidgebiete 114 unddes spannungsinduzierenden Gebiets 115 können wiederumerhöhteProzesstemperaturen zu einer weiteren Erzeugung von Hohlräumen oderBlasen innerhalb des Implantationsgebiets 105 abhängig vonder anfänglichimplantierten Konzentration führen.Thereafter, the metal silicide areas 114 by depositing a refractory metal and initiating a chemical reaction with the underlying silicon in the drain and source regions 108 and the gate electrode 112 be formed. Then it becomes the stress-inducing area 115 for example, in the form of a cover layer or an etch stop layer, for example as a silicon nitride layer, where deposition parameters for the production of the layer 115 be adjusted to obtain a desired level of tension or compressive stress. As is known, silicon nitride can be deposited by plasma enhanced CVD, with one or more process parameters, such as bias power, temperature, and the like, adjusted to provide compressive or tensile stress in a wide range of about 0 to 800 MPa for compressive stress. During the formation of the metal silicide areas 114 and the stress-inducing area 115 In turn, increased process temperatures may result in further generation of voids or bubbles within the implantation region 105 depending on the initially implanted concentration.
[0030] 1d zeigtschematisch das Halbleiterbauelement 100 mit einem Dislokationsgebiet 105d mit mehrerenBlasen oder Hohlräumen 116,die im Wesentlichen mit der leichten inerten Gattung gefüllt und imWesentlichen um die spezifizierte Tiefe 106 herum angeordnetsind. Die Blasen 116, die eine Größe im Bereich von Nanometeraufweisen können,und die teilweise währendder vorhergehenden Ausheizzyklen ausgebildet worden sein können, können durch eineWärmebehandlungmit Temperaturen im Bereich von ungefähr 350 bis 1000°C und typischerweisebei ungefähr700°C bis950°C für eine Zeitdauer voneinigen Minuten gebildet werden, wenn die leichte inerte GattungWasserstoff ist und das Implantationsgebiet 105 im Wesentlicheninnerhalb des Siliziumgebiets 104 angeordnet ist. Wenndas Implantationsgebiet 105 beispielsweise in der isolierenden Schicht 103 liegt,könnenandere Parameter fürdie Wärmebehandlunggeeignet sein und könnenin einfacher Weise auf der Grundlage von Testdurchläufen ermitteltwerden. Wenn Helium als die leichte inerte Gattung verwendet wird,kann eine Temperatur von ungefähr350°C zueiner Hohlraumerzeugung führen, unabhängig davon,ob das Implantationsgebiet 105 in dem Siliziumgebiet 104 oderder isolierenden Schicht 103 angeordnet ist. Typischerweisekann auch eine Temperatur von ungefähr 700°C bis 950°C für einige Minuten angewendetwerden. Die oben spezifizierten Werte hängen von der anfänglich implantiertenSpitzenkonzentration ab und könnengeeignet sein füreine Konzentration im Bereich von ungefähr 10²¹ bis10²³ Atome/cm³.Typische Implantationsparameter können sein ungefähr 3 bis15 keV, abhängigvon der gewünschtenEindringtiefe, bei einer Dosis von ungefähr 5 × 10¹⁵ bis2 × 10¹⁶ Ionen/cm². GeeigneteProzessparameter zur Ausbildung des Dislokationsgebiets 105d inSilizium, Siliziumdioxid und dergleichen können leicht ermittelt werden,indem ein oder mehrere Testsubstrate hergestellt und die Ausbildungder Bläschenoder Hohlräumefür diverseSpitzenwertkonzentrationen, Materialien, Wärmebehandlungsparameter unddergleichen, oder die Verformung, die schließlich über dem entsprechenden Dislokationsgebietdurch das Ausübeneiner spezifizierten externen Spannung erhalten wird, untersuchtwerden. Die Ergebnisse oder die schließlich erhaltene Verformungkönnenverwendet werden, um eine Korrelation zwischen mindestens einemProzessparameter bei der Herstellung des Dislokationsgebiet 105 undder schließlicherhaltenen Verformung zu bestimmen. Die Verformung kann beispielsweise durchMessen der Leitfähigkeiteines Halbleitergebiets bestimmt werden, die von der Ladungsträgerbeweglichkeitund damit der Verformung abhängt,die in dem Halbleitergebiet vorherrscht. 1d schematically shows the semiconductor device 100 with a dislocation area 105d with multiple bubbles or cavities 116 that are essentially filled with the light inert genus and essentially at the specified depth 106 are arranged around. The bubbles 116 , which may be on the order of nanometers in size, and which may have been partially formed during the previous bake cycles, may be cured by heat treatment at temperatures in the range of about 350 to 1000 ° C and typically at about 700 ° C to 950 ° C a period of a few minutes are formed when the light inert species is hydrogen and the implantation area 105 essentially within the silicon region 104 is arranged. If the implantation area 105 for example, in the insulating layer 103 Other parameters may be suitable for the heat treatment and may be readily determined based on test runs. When helium is used as the light inert species, a temperature of about 350 ° C can lead to void generation, regardless of whether the implantation area 105 in the silicon area 104 or the insulating layer 103 is arranged. Typically, a temperature of about 700 ° C to 950 ° C may be used for a few minutes. The values specified above depend on the initial implanted peak concentration and may be suitable for a concentration in the range of about 10 ²¹ to 10 ²³ atoms / cm ³ . Typical implantation parameters may be about 3 to 15 keV, depending on the desired penetration depth, at a dose of about 5 x 10 ¹⁵ to 2 x 10 ¹⁶ ions / cm ² . Suitable process parameters for the formation of the dislocation area 105d in silicon, silica and the like can be readily determined by preparing one or more test substrates and the formation of bubbles or voids for various peak concentrations, materials, heat treatment parameters, and the like, or the deformation eventually obtained over the corresponding dislocation region by applying a specified external stress, are investigated. The results or the final deformation obtained may be used to establish a correlation between at least one process parameter in the production of the dislocation area 105 and the deformation finally obtained. The deformation can be determined, for example, by measuring the conductivity of a semiconductor region, which depends on the charge carrier mobility and thus the deformation that prevails in the semiconductor region.
[0031] Aufder Grundlage der obigen Ausführungen kanneine spezifizierte Verformung 117 in dem Kanalgebiet 110 mittelsdes spannungsinduzierenden Gebiets 115 erreicht werden.Wie zuvor erläutertist, schwächtdas Dislokationsgebiet 105d die mechanische Kopplung desKanalgebiets 110 an die darunter liegenden Bauteilgebiete,etwa die isolierende Schicht 103, wodurch die Möglichkeitgeboten wird, dass der Kanal oder zumindest ein Teil davon sich besserverformt beim Ausübeneiner externen Kraft, wie sie etwa durch die Spannung der Schicht 115 erzeugtwird, als dies ohne das Dislokationsgebiet 105d der Fallwäre. Essollte beachtet werden, dass die schließlich erhaltene Verformung 117 gesteuert werdenkann, indem die Spannung in dem Gebiet 115 und in anderenspannungsinduzierenden Gebieten, die mechanisch an das Kanalgebiet 110 gekoppeltsind, etwa die Abstandselemente 111 und die Metallsilizidgebiete 114 eingestelltwird, und indem die Parameter, die das Implantationsgebiet 105 oder dasDislokationsgebiet 105d beeinflussen, etwa die Implantationsparameter,die Wärmebehandlungsparameter,und dergleichen gesteuert werden. Zum Beispiel kann die schließlich erhalteneVerformung 117 eingestellt werden, indem selektiv die Eigenschaftendes Dislokationsgebiets 105d in unterschiedlichen Bereichendes Halbleiterbauelements 100 gesteuert werden. D. h.,für einengegebenen Prozessablauf zur Herstellung der Transistorelemente 150 können einoder mehrere Implantationsparameter zur Ausbildung des Implantationsgebiets 105 sovariiert werden, um ein Dislokationsgebiet 105d mit unterschiedlicherEigenschaft in unterschiedlichen Bereichen zu erhalten, so dasssich eine unterschiedliche Verformung 117 in unterschiedlichen Bauteilbereichenergibt.On the basis of the above embodiments, a specified deformation 117 in the canal area 110 by means of the stress-inducing area 115 be achieved. As previously explained, the dislocation area weakens 105d the mechanical coupling of the canal area 110 to the underlying component areas, such as the insulating layer 103 thereby providing the possibility that the channel or at least part of it will deform better when exerting an external force, such as by the tension of the layer 115 is generated as this without the Dislokationsgebiet 105d the case would be. It should be noted that the deformation finally obtained 117 can be controlled by the voltage in the area 115 and in other stress-inducing areas that are mechanically adjacent to the canal area 110 coupled, such as the spacer elements 111 and the metal silicide areas 114 is adjusted, and by the parameters that the implantation area 105 or the dislocation area 105d be controlled, such as the implantation parameters, the heat treatment parameters, and the like. For example, the deformation finally obtained 117 be adjusted by selectively selecting the properties of the dislocation area 105d in different areas of the semiconductor device 100 to be controlled. That is, for a given process flow to fabricate the transistor elements 150 may have one or more implantation parameters to form the implantation area 105 be varied to a dislocation area 105d with different property in different areas, so that a different deformation 117 results in different component areas.
[0032] MitBezug zu den 2a und 2b werdenanschauliche Ausführungsformenzum Variieren der Eigenschaften eines Dislokationsgebiets detaillierterbeschrieben.Related to the 2a and 2 B For example, illustrative embodiments for varying the characteristics of a dislocation area will be described in more detail.
[0033] 2a zeigtschematisch ein Halbleiterbauelement 200 mit einem Substrat 201,das eine erste Schicht 202 und eine zweite Schicht 202, ähnlich zu demBauteil 100, das in 1a gezeigtist, aufweist. Ein erstes Halbleitergebiet 204a und einzweites Halbleitergebiet 204b sind über dem Substrat 201 ausgebildet,wobei das zweite Halbleitergebiet 204b von einer Maske 220 bedecktist, die beispielsweise als eine Lackmaske vorgesehen ist, die ausgebildet ist,um im Wesentlichen ein Eindringen einer leichten inerten Gattungin das zweite Halbleitergebiet 204b während eines Ionenimplantationsprozesseszu verhindern. Ein erstes Implantationsgebiet 205a istin dem ersten Halbleitergebiet 204a ausgebildet, während einzweites Implantationsgebiet 205b in dem zweiten Halbleitegebiet 204 gebildetist. Das zweite Implantationsgebiet 205b kann im Wesentlichenfrei sein von der leichten inerten Gattung, oder kann eine unterschiedlicheKonzentration einer gering dotierten Gattung, die währen einerImplantation 230 eingeführtwird, auf Grund der Lackmaske 220 besitzen. Um beispielsweiseeine reduzierte Konzentration einer leichten inerten Gattung zuerzeugen oder um eine andere leichte inerte Gattung in dem zweitenImplantationsgebiet 205b vorzusehen, kann der Implantation 230 eineweitere Implantation vorausgehen, in der das erste Halbleitergebiet 204a bedecktoder nicht bedeckt ist, um damit einen Unterschied zwischen denGebieten 205a und 205b zu erreichen. Auf dieseWeise kann eine gewünschteDifferenz der Konzentration und/oder der Art der inerten Gattungin den Implantationsgebieten 205a und 205b geschaffenwerden. Im Folgenden wird angenommen, dass kein weiterer Implantationsprozessstattgefunden hat und dass das zweite Implantationsgebiet 205b im Wesentlichenkeine implantierte leichte inerte Gattung aufweist. Hinsichtlichder Implantationsparameter, der Lage des Implantationsgebiets 205a unddergleichen gelten die gleichen Kriterien, wie sie zuvor mit Bezugzu 1a erläutertsind. 2a schematically shows a semiconductor device 200 with a substrate 201 that's a first layer 202 and a second layer 202 , similar to the component 100 , this in 1a is shown. A first semiconductor region 204a and a second semiconductor region 204b are above the substrate 201 formed, wherein the second semiconductor region 204b from a mask 220 which is provided, for example, as a resist mask, which is configured to substantially intrude a light inert species into the second semiconductor region 204b during an ion implantation process. A first implantation area 205a is in the first semiconductor region 204a formed during a second implantation area 205b in the second half-land area 204 is formed. The second implantation area 205b may be substantially free of the light inert species, or may have a different concentration of a low-doped genus during implantation 230 is introduced, due to the resist mask 220 have. For example, to produce a reduced concentration of a light inert species or another light inert species in the second implantation region 205b can provide implantation 230 precede a further implantation in which the first semiconductor region 204a covered or not covered to make a difference between the areas 205a and 205b to reach. In this way, a desired difference of the concentration and / or the type of inert species in the implantation areas 205a and 205b be created. In the following it is assumed that no further implantation process has taken place and that the second implantation area 205b has substantially no implanted light inert species. With regard to the implantation parameters, the location of the implantation area 205a and the like apply the same criteria as previously referred to 1a are explained.
[0034] 2b zeigtschematisch das Halbleiterbauelement 200 mit zwei Transistorelementen 250a und 250b,die auf und in dem ersten bzw. dem zweiten Halbleitergebiet 204a bzw. 204b gebildetsind. Die Transistorelemente 250a und 250b können in Übereinstimmungmit gut etablierten Prozessstrategien hergestellt sein, etwa demProzessablauf, der mit Bezug zu dem Transistorelement 150 beschriebenund in den 1c und 1b gezeigtist. Das Bauelement 200 umfasst ferner eine spannungsinduzierendeSchicht 215, die überdem ersten und dem zweiten Transistorelement 250a und 250b ausgebildetist, wobei ein Dislokationsgebiet 205d in einem Kanalgebiet 210 desersten Transistorelements 250a gebildet ist. Weitere Komponentender Transistoren 250a und 250b sind ähnlich zudem Bauelement 150 und sind mit den gleichen Bezugszeichenbelegt, mit Ausnahme einer führenden „2" anstelle einer „1". Das Dislokationsgebiet 205d kannin Übereinstimmungmit den Prozessen hergestellt werden, die bereits mit Bezug zu 1d erläutert sind,wobei der zweite Transistor 250b im Wesentlichen kein entsprechendesDislokationsgebiet aufweist, wenn das Implantationsgebiet 205b imWesentlichen keine leichte inerte Gattung in dem zweiten Halbleitergebiet 204b aufweist.In anderen Fällenkann der Unterschied zwischen den Implantationsgebieten 205a und 205b,wenn beide Gebiete eine leichte inerte Gattung aufweisen, zu entsprechendenDislokationsgebieten 205d führen, die eine unterschiedlichemechanische Entkopplung nach der Wärmebehandlung des Bauelements 200 liefern.Beispielsweise kann die Spitzenkonzentration des Implantationsgebiets 205a deutlichhöher alsin dem zweiten Implantationsgebiet 205b festgelegt werden,so dass eine gemeinsame Wärmebehandlungzu einer effizienteren Schwächungvon Bindungen in dem Dislokationsgebiet führt, das dem Dislokationsgebiet 205a entspricht,im Vergleich zu dem Dislokationsgebiet, das dem Implantationsgebiet 205b deszweiten Transistorelements 250b entspricht. Somit kanndie einzelne spannungsinduzierende Schicht 215 einen unterschiedlichenBetrag an Verformung in dem ersten Transistorelement 250a unddem zweiten Transistorelement 250b erzeugen. Somit kanndie Verformungsbearbeitungstechnik für unterschiedliche Arten vonTransistoren und/oder unterschiedliche Substratbereiche in unterschiedlicher Weiseausgeführtwerden. 2 B schematically shows the semiconductor device 200 with two transistor elements 250a and 250b on and in the first and second semiconductor regions, respectively 204a respectively. 204b are formed. The transistor elements 250a and 250b may be made in accordance with well-established process strategies, such as the process flow related to the transistor element 150 described and in the 1c and 1b is shown. The component 200 further comprises a stress-inducing layer 215 over the first and second transistor elements 250a and 250b is formed, wherein a Dislokationsgebiet 205d in a canal area 210 of the first transistor element 250a is formed. Other components of the transistors 250a and 250b are similar to the device 150 and are denoted by the same reference numerals except for a leading "2" instead of a "1". The dislocation area 205d can be made in accordance with the processes already with reference to 1d are explained, wherein the second transistor 250b has substantially no corresponding dislocation area, if the implantation area 205b essentially no light inert species in the second semiconductor region 204b having. In other cases, the difference between the implantation areas 205a and 205b if both areas have a slight inert species, to corresponding areas of dislocation 205d cause a different mechanical decoupling after the heat treatment of the device 200 deliver. For example, the peak concentration of the implantation area 205a significantly higher than in the second implantation area 205b so that a joint heat treatment results in a more efficient weakening of bonds in the dislocation area that is the dislocation area 205a corresponds to the implantation area compared to the dislocation area 205b of the second transistor element 250b equivalent. Thus, the single stress-inducing layer 215 a different amount of deformation in the first transistor element 250a and the second transistor element 250b produce. Thus, the deformation processing technique may be performed differently for different types of transistors and / or different substrate regions.
[0035] Inanderen Ausführungsformenkönnendie Eigenschaften der spannungsinduzierenden Gebiete in unterschiedlichenBauteilbereichen so variiert werden, um ein unterschiedliches Maß an Verformungzu erreichen. Anschauliche Beispiele hierzu sind mit Bezug zu 3a und 3b beschrieben.In other embodiments, the properties of the stress-inducing regions in different device regions may be varied to achieve a different degree of strain. Illustrative examples are with reference to 3a and 3b described.
[0036] 3a zeigtschematisch ein Halbleiterbauelement 300 mit einem erstenTransistorelement 350a und einem zweiten Transistorelement 350b,die die gleichen Komponenten aufweisen wie die Bauelemente, diein 2b gezeigt sind, und die mit den gleichen Bezugszeichenbelegt sind, mit Ausnahme einer führenden „3", anstelle einer „2". Ferner umfasst jedes Transistorelementein im Wesentlichen identisches Dislokationsgebiet 305d.Des weiteren sind ein erstes spannungsinduzierendes Gebiet 315a,das mechanisch mit dem ersten Transistorelement 350a gekoppeltist, und ein zweites spannungsinduzierendes Gebiet 315d,das mechanisch mit dem zweiten Transistor 350b gekoppeltist, vorgesehen. Eine Lackmaske 320 bedeckt das zweiteTransistorelement 350b während eines Ionenbeschusses 330. Hinsichtlichder Herstellung der Transistorbauelemente 350a und 350b geltendie gleichen Kriterien, wie sie zuvor mit Bezug zu den Transistoren 150 und 250 erläutert sind.Des weiteren könnendie Dislokationsgebiete 305d so gebildet werden, wie diesmit Bezug zu den 1a bis 1d erläutert ist,wobei im Wesentlichen identische Prozessbedingungen für das ersteund das zweite Transistorelemente 350a, 350b vorgesehensind, um damit im Wesentlichen identische Dislokationsgebiete 305d zuerreichen. Das erste und das zweite spannungsinduzierende Gebiet 315a bzw. 315b können anfänglich alseine dielektrische Schicht, etwa eine Siliziumnitridschicht, gebildetwerden, die eine spezifizierte anfängliche innere Spannung aufweist,wobei die innere Spannung zumindest teilweise durch den Ionenbeschuss 330 relaxiertwerden kann, um ein im Wesentlichen entspanntes Gebiet 315a zuerhalten. Der Ionenbeschuss 330 kann beispielsweise mitXenonionen mit einer geeigneten Implantationsenergie und Dosis ausgeführt werden.Danach kann die Lackmaske 320 entfernt werden und es kanneine zweite spannungsinduzierende Schicht über den Schichtbereichen 315a und 315b hergestelltwerden. 3a schematically shows a semiconductor device 300 with a first transistor element 350a and a second transistor element 350b which have the same components as the components used in 2 B and are denoted by the same reference numerals except for a leading "3" instead of a "2". Furthermore, each transistor element comprises a substantially identical dislocation region 305d , Furthermore, a first stress-inducing area 315 that mechanically with the first transistor element 350a coupled, and a second voltage-inducing area 315d that mechanically with the second transistor 350b is coupled provided. A paint mask 320 covers the second transistor element 350b during an ion bombardment 330 , With regard to the production of the transistor components 350a and 350b Apply the same criteria as previously related to the transistors 150 and 250 are explained. Furthermore, the dislocation areas 305d be formed as related to the 1a to 1d with substantially identical process conditions for the first and second transistor elements 350a . 350b are provided in order to thus essentially identical Dislokationsgebiete 305d to reach. The first and the second stress-inducing area 315 respectively. 315b may be initially formed as a dielectric layer, such as a silicon nitride layer, having a specified initial internal stress, wherein the internal stress is at least partially due to ion bombardment 330 can be relaxed to a substantially relaxed area 315 to obtain. The ion bombardment 330 can be performed, for example, with xenon ions with a suitable implantation energy and dose. After that, the paint mask 320 can be removed and there may be a second stress-inducing layer over the layer areas 315 and 315b getting produced.
[0037] 3b zeigtschematisch das Bauelement 300 nach der Herstellung derzweiten spannungsinduzierenden Schicht und nach einem weiteren Ionenbeschuss 331 miteiner weiteren Lackmaske 321, die nunmehr das erste Transistorelement 350a bedeckt. EinSchichtbereich 345b, der über der Schicht 315b ausgebildetist, wird im Wesentlichen durch den Ionenbeschuss 331 soentspannt, dass die von den Schichten 315b und 345b erzeugteGesamtspannung im Wesentlichen durch die Schicht 315b bestimmtist. In ähnlicherWeise ist ein Schichtbereich 345a mit einer spezifizierteninneren Spannung über denim Wesentlichen entspannten Schichtbereich 315a ausgebildet,so dass die im ersten Transistorelement 350a erzeugte Gesamtspannungim Wesentlichen durch den Schichtbereich 345a bestimmtist. Auf Grund der Dislokationsgebiete 305d können die unterschiedlichenSpannungen in wirksamer Weise auf die entsprechenden Kanalgebiete übertragen werdenund dort entsprechende Verformungen 317a und 317b erzeugen,die unterschiedlich sind. Die Verformungen 317a und 317b können entsprechend eingestelltwerden, ohne dass eine Modifizierung des Prozessablaufs zur Herstellungdes Dislokationsgebietes 305d erforderlich ist. Somit kanndie Verformung fürunterschiedliche Transistorarten und/oder Bauteilgebiete eingestelltwerden, indem die Spannung der entsprechenden spannungsinduzierenden Gebietegestaltet wird. 3b schematically shows the device 300 after the production of the second stress-inducing layer and after another ion bombardment 331 with another paint mask 321 now the first transistor element 350a covered. A layer area 345b that over the layer 315b is formed essentially by the ion bombardment 331 so relaxed that the of the layers 315b and 345b generated total stress substantially through the layer 315b is determined. Similarly, a layer area 345a with a specified internal stress over the substantially relaxed layer region 315 formed so that in the first transistor element 350a generated total stress substantially through the layer region 345a is determined. Due to the dislocation areas 305d For example, the different voltages can be transmitted to the corresponding channel areas in an effective manner and corresponding deformations there 317a and 317b produce that are different. The deformations 317a and 317b can be adjusted accordingly, without any modification of the process for the production of the dislocation area 305d is required. Thus, the deformation for different transistor types and / or device regions can be adjusted by designing the voltage of the corresponding voltage-inducing regions.
[0038] Essollte jedoch beachtet werden, dass die Techniken zum Bereitstellenunterschiedlicher Verformung in unterschiedlichen Bauteilbereichen und/oderfür unterschiedlicheTransistorarten, die mit Bezug zu 2a und 2b in 3a und 3b beschriebensind, effizient in einer beliebigen Weise kombinierbar sind, umdamit noch effizienter die schließlich erhaltene Verformunganzupassen.It should be noted, however, that the techniques for providing differential strain in different device areas and / or for different types of transistors related to 2a and 2 B in 3a and 3b can be efficiently combined in any way to more efficiently adapt the deformation finally obtained.
[0039] 4a zeigtschematisch eine perspektivische Ansicht eines Transistorelements 450 miteiner Gateelektrode 412 mit daran ausgebildeten Seitenwandabstandselementen 411.Unter und benachbart zu der Gateelektrode 412 sind Erweiterungsgebiete 409 undtiefe Source- und Draingebiete 408 ausgebildet. In einemKanalgebiet 410 ist ein Dislokationsgebiet 405d angeordnet.Der Transistor 450 besitzt eine Breite, die sich entlangder Breitenrichtung W erstreckt, und der Transistor besitzt fernereine Länge, diesich entlang einer LängenrichtungL erstreckt. In typischen Simulationsberechnungen zum Modelliereneiner dreidimensionalen Verformung in dem Kanalgebiet 410 verbessertim Allgemeinen eine Verformung E_W, die entlangder Breitenrichtung wirksam ist, das Transistorverhalten, wenn dieVerformung E_W zunehmend zu einer Zugverformunggeändertwird, unabhängigdavon, ob ein p-Kanaltransistor oder n-Kanaltransistor betrachtet wird. Somitkann es in einigen Ausführungsformenvorteilhaft sein, ein spannungsinduzierendes Gebiet vorzusehen,das im Wesentlichen eine Verformung in der Transistorbreitenrichtungerzeugt, um damit das Transistorverhalten eines beliebigen Transistortypszu verbessern. 4a schematically shows a perspective view of a transistor element 450 with a gate electrode 412 with side wall spacers formed thereon 411 , Below and adjacent to the gate electrode 412 are extension areas 409 and deep source and drain areas 408 educated. In a canal area 410 is a dislocation area 405d arranged. The transistor 450 has a width extending along the width direction W, and the transistor further has a length extending along a length direction L. In typical simulation calculations to model a three-dimensional deformation in the channel region 410 In general, deformation E _W acting along the width direction improves the transistor performance as the strain E _{W is} increasingly changed to a tensile strain regardless of whether a P-channel transistor or N-channel transistor is considered. Thus, in some embodiments, it may be advantageous to provide a voltage-inducing region that substantially creates a strain in the transistor width direction, thereby improving transistor performance of any transistor type.
[0040] 4b zeigtschematisch eine Draufsicht eines Halbleiterbauelements 400 mitmehreren Transistorelementen 450, die im Wesentlichen identisch orientiertsind. Ferner sind spannungsinduzierende Gebiete 415 vorgesehen,die deutlich größer in der Transistorbreitenrichtungals in der Transistorlängenrichtungsind. Folglich könnendie Gebiete 415 vorzugsweise Spannung entlang der Transistorbreitenrichtungerzeugen, selbst wenn die innere Spannung in den Gebieten 415 isotropist. Wie zuvor erläutert ist,ist es vorteilhaft, die Gebiete 415 mit innerer Zugspannungvorzusehen, um eine Zugverformungskomponente in der Transistorbreitenrichtungzu erzeugen, wodurch das Transistorverhalten verbessert wird. AufGrund des effizienten Umwandelns von Spannung in Verformung mittelsdes Dislokationsgebiets 405d kann die Ladungsträgerbeweglichkeitin den mehreren Transistorelementen 450 deutlich erhöht werden. 4b schematically shows a plan view of a semiconductor device 400 with several transistor elements 450 that are essentially identically oriented. Furthermore, stress-inducing areas 415 which are significantly larger in the transistor width direction than in the transistor length direction. Consequently, the areas 415 Preferably, generate voltage along the transistor width direction, even if the internal voltage in the areas 415 isotropic. As previously explained, it is advantageous to have the areas 415 with internal tensile stress to produce a tensile strain component in the transistor width direction, thereby improving transistor performance. Due to the efficient transformation of stress into deformation by means of the dislocation region 405d can the charge carrier mobility in the multiple transistor elements 450 be increased significantly.
[0041] Essollte beachtet werden, dass insbesondere in den zuvor beschriebenenAusführungsformen der 4a und 4b dieGebiete 415 nicht notwendigerweise so konfiguriert seinmüssen,um permanent Spannung und damit eine Verformung in dem Kanalgebiet 410 zuerzeugen. In einigen Ausführungsformenkann es als vorteilhaft erscheinen, die Gebiete 415 sozu bilden, dass die durch sie hervorgerufene Spannungen entsprechendspezifizierter Erfordernisse variiert werden können. Beispielsweise können dieGebiete 415 in der Nähevon Wärmesenkengebildet sein und könneneinen thermischen Ausdehnungskoeffizienten aufweisen, der eine deutliche Änderungbei Temperaturschwankungen hervorruft, so dass die induzierte Spannungsich mit der Betriebstemperatur des Bauelements 400 ändert. Aufdiese Weise können temperaturinduzierteEffekte kompensiert werden oder verringert werden, oder in anderenFällenkann dem Bauelement 400 ein temperaturabhängiges Verhaltenverliehen werden. In anderen Ausführungsformen können diespannungsinduzierenden Gebiete 415 so konfiguriert sein,dass diese „schaltbar" sind, beispielsweisedurch bewusstes Erwärmender Gebiete 415 oder eines Bereichs, der in der Nähe der Gebiete 415 liegt,beispielsweise durch Leiten eines Stromes, wodurch die thermische Ausdehnungder Gebiete 415 steuerbar ist.It should be noted that, particularly in the embodiments described above 4a and 4b the areas 415 not necessarily have to be configured to have permanent stress and thus deformation in the channel region 410 to create. In some embodiments, it may appear beneficial to the regions 415 in such a way that the stresses caused by them can be varied according to specified requirements. For example, the areas 415 be formed in the vicinity of heat sinks and may have a coefficient of thermal expansion, which causes a significant change in temperature fluctuations, so that the induced voltage with the operating temperature of the device 400 changes. In this way, temperature-induced effects can be compensated or reduced, or in other cases, the device can 400 be given a temperature-dependent behavior. In other embodiments, the stress-inducing regions 415 be configured so that they are "switchable", for example by deliberately heating the areas 415 or an area that is near the areas 415 is, for example, by passing a current, whereby the thermal expansion of the areas 415 is controllable.
[0042] Fernerkann, wie zuvor mit Bezug zu den 2a, 2b, 3a, 3b beschriebenist, das Transistorverhalten in unterschiedlichen Bauteilgebietenwirksam gesteuert werden, indem die Eigenschaften der entsprechendenDislokationsgebiete und/oder die Eigenschaften der entsprechenden spannungsinduzierendenGebiete variiert werden. Auf diese Weise können Ungleichförmigkeitenauf dem Substrat hinsichtlich des Bauteilverhaltens oder Ungleichförmigkeitenim Chipbereich hinsichtlich des Bauteilverhaltens kompensiert oderzumindest deutlich reduziert werden, wodurch die Produktionsausbeutefür einespezielle Art eines Halbleiterbauelements mit geforderten Spezifikationenerhöhtwerden kann.Furthermore, as previously described with reference to FIGS 2a . 2 B . 3a . 3b described, the transistor behavior can be effectively controlled in different device areas by the properties of the corresponding dislocation regions and / or the properties of the corresponding voltage-inducing regions are varied. In this way, nonuniformities on the substrate in terms of device performance or chip area non-uniformities can be compensated for or at least significantly reduced in component performance, thereby increasing production yield for a particular type of semiconductor device having required specifications.
[0043] Fernerkönnenin einigen Ausführungsformendie Ausheizzyklen zur Herstellung eines Transistorelements als ungeeignetin Bezug auf eine „vorzeitige" Nano-Hohlraumerzeugungin entsprechenden Implantationsgebieten, etwa den Gebieten 105, 205, 305 erachtetwerden. In diesem Falle kann Wasserstoff während eines späteren Herstellungsstadiumsimplantiert werden, beispielsweise nach der Fertigstellung der Drain-und Sourcegebiet. Hierbei kann die Implantationsenergie so gewählt werden,um die Wasserstoffionen in einer gewünschten Tiefe unterhalb derGateelektrode anzuordnen, währenddie Ionen tief in das Bauteilgebiet unterhalb der Drain- und Sourcegebieteeindringen. Die Kristallschäden,die durch die Wasserstoffimplantation hervorgerufen werden, können vernachlässigbarsein und können während derWärmebehandlungzur Ausbildung des Dislokationsgebiets aus den implantierten Wasserstoffionenausgeheilt werden.Further, in some embodiments, the bake cycles for fabricating a transistor element may be unsuitable for "premature" nano-void generation in corresponding implantation regions, such as the regions 105 . 205 . 305 be considered. In this case, hydrogen may be implanted at a later stage of manufacture, for example after completion of the drain and source regions. In this case, the implantation energy can be chosen so as to arrange the hydrogen ions at a desired depth below the gate electrode, while the ions penetrate deeply into the device region below the drain and source regions. The crystal damage caused by the hydrogen implantation may be negligible and may be annealed out of the implanted hydrogen ions during the heat treatment to form the dislocation region.
[0044] Esgilt also: die vorliegende Erfindung stellt eine neue Technik bereit,die das Bilden eines Dislokationsgebiets in der Nähe einesHalbleitergebiets ermöglicht,dessen Ladungsträgerbeweglichkeit durcheine externe spannungsinduzierende Quelle einzustellen ist. DasDislokationsgebiet, das in effizienter Weise die mechanische Kopplungdes Halbleitergebiets, etwa eines Kanalgebiets zu benachbarten Bauteil-oder Substratgebieten verringert, kann durch Einführen einerleichten inerten Gattung, etwa Wasserstoff, in ein spezifiziertesBauteilgebiet und mittels einer geeigneten Wärmebehandlung gebildet werden,um damit eine gewisse „Separation" oder Mikro-Spaltung zwischendem Kanalgebiet und dem darunter liegenden Bauteil- oder Substratgebietzu schaffen. Daher kann eine effiziente Verformungsbearbeitungstechnikauf der Grundlage des Dislokationsgebietes bereit gestellt werden,wobei die erhaltene Verformung als Zugverformung oder Druckverformungmit einer gewünschtenGröße bereitgestellt werdenkann, indem die Eigenschaften des Dislokationsgebiets und/oder dieEigenschaften der die externe spannungsinduzierenden Quelle entsprechend eingestelltwerden. Ferner kann die Verformung für unterschiedliche Bauteilbereichein unterschiedlicher Weise eingestellt werden.Thus, the present invention provides a new technique that enables the formation of a dislocation region in the vicinity of a semiconductor region whose charge carrier mobility is to be adjusted by an external stress-inducing source. The dislocation region, which effectively reduces the mechanical coupling of the semiconductor region, such as a channel region, to adjacent device or substrate regions, may be formed by introducing a light inert species, such as hydrogen, into a specified device region and by means of a suitable heat treatment to provide a some "separation" or micro-cleavage between the channel region and the underlying device or substrate region create. Therefore, an efficient deformation processing technique based on the dislocation region can be provided, and the resulting deformation can be provided as a tensile strain or compression strain of a desired size by adjusting the properties of the dislocation region and / or the characteristics of the external stress-inducing source, respectively. Furthermore, the deformation for different component areas can be set in different ways.
[0045] WeitereModifizierungen und Variationen der vorliegenden Erfindung werdenfür denFachmann angesichts dieser Beschreibung offenkundig. Daher ist dieseBeschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmanndie allgemeine Art und Weise des Ausführens der vorliegenden Erfindungzu vermitteln. Selbstverständlichsind die hierin gezeigten und beschriebenen Formen der Erfindungals die gegenwärtigbevorzugten Ausführungsformenzu betrachten.FurtherModifications and variations of the present invention will becomefor theOne skilled in the art in light of this description. Therefore, this isDescription as merely illustrative and intended for the purpose, the expertthe general manner of carrying out the present inventionto convey. Of courseare the forms of the invention shown and described hereinas the presentpreferred embodimentsconsider.

权利要求:
Claims (35)
[1]
Verfahren mit: Bereitstellen eines Halbleitergebiets über einemSubstrat; Bilden eines Dislokationsgebiets in dem Substrat und/oderdem Halbleitergebiet, wobei das Dislokationsgebiet eine Relativbewegungauf atomarem Maßstabzwischen dem Substrat und mindestens einem Teil des Halbleitergebietsermöglicht;und Bilden eines spannungsinduzierenden Gebiets, das mechanischmit dem Halbleitergebiet gekoppelt ist, wobei das spannungsinduzierendeGebiet eine Verformung in zumindest einem Teil des Halbleitergebietserzeugt.Method with:Providing a semiconductor region over onesubstrate;Forming a Dislokationsgebiets in the substrate and / orthe semiconductor region, wherein the dislocation region is a relative movementon an atomic scalebetween the substrate and at least a part of the semiconductor regionpermits;andForming a stress-inducing area mechanicallyis coupled to the semiconductor region, wherein the voltage-inducingArea a deformation in at least a portion of the semiconductor regiongenerated.
[2]
Das Verfahren nach Anspruch 1, wobei Bilden einesDislokationsgebiets das Einführeneiner leichten inerten Gattung und die Wärmebehandlung der leichteninerten Gattung umfasst.The method of claim 1, wherein forming aDislocation area insertiona light inert species and the heat treatment of the light onesincludes inert species.
[3]
Das Verfahren nach Anspruch 2, wobei die leichteinerte Gattung in das Halbleitergebiet so implantiert wird, dassdiese um eine vorbestimmte Tiefe herum angeordnet ist.The method of claim 2, wherein the lightinert species is implanted in the semiconductor region so thatthis is arranged around a predetermined depth around.
[4]
Das Verfahren nach Anspruch 3, wobei die leichteinerte Gattung Wasserstoff aufweist.The method of claim 3, wherein the lighthaving inert genus hydrogen.
[5]
Das Verfahren nach Anspruch 3, wobei die leichteinerte Gattung Helium aufweist.The method of claim 3, wherein the lightinert genus Helium has.
[6]
Das Verfahren nach Anspruch 4, wobei die leichteinerte Gattung so in das Substrat implantiert wird, dass diese umeine vorbestimmte Tiefe herum angeordnet ist.The method of claim 4, wherein the lightinert genus is implanted in the substrate so that these uma predetermined depth is arranged around.
[7]
Das Verfahren nach Anspruch 1, wobei Bilden einesspannungsinduzierenden Gebiets Bilden eines dielektrischen Gebietsbenachbart zu dem Halbleitergebiet umfasst, wobei das dielektrischeGebiet eine spezifizierte innere Spannung aufweist.The method of claim 1, wherein forming avoltage-inducing region forming a dielectric regionadjacent to the semiconductor region, wherein the dielectricArea has a specified internal stress.
[8]
Das Verfahren nach Anspruch 1, das ferner Bildeneines Draingebiets und eines Sourcegebiets in dem Halbleitergebietumfasst.The method of claim 1, further forminga drain region and a source region in the semiconductor regionincludes.
[9]
Das Verfahren nach Anspruch 8, das ferner Bildeneiner Grabenisolation umfasst, die das Draingebiet und das Sourcegebietumschließt.The method of claim 8, further forminga trench isolation comprising the drain region and the source regionencloses.
[10]
Das Verfahren nach Anspruch 9, wobei Bilden desDislokationsgebiets umfasst: Implantieren einer leichten inertenIonengattung und Wärmebehandelnder leichten inerten Ionengattung, wobei die leichte inerte Ionengattungvor dem Ausbilden der Gabenisolation implantiert wird.The method of claim 9, wherein forming theDislocation area includes: implanting a light inertIon genus and heat treatmentthe light inert ion genus, the light inert ion genusis implanted prior to forming the donation isolation.
[11]
Das Verfahren nach Anspruch 9, wobei Bilden desDislokationsgebiets das Implantieren einer leichten inerten Ionengattungund Wärmebehandeln derleichten Ionengattung umfasst, wobei die leichte inerte Ionengattungnach dem Bilden der Grabenisolation implantiert wird.The method of claim 9, wherein forming theDislocation area the implantation of a light inert ion genusand heat treating theincludes light ion genus, the light inert ion genusis implanted after forming the trench isolation.
[12]
Das Verfahren nach Anspruch 1, das ferner Bildeneines Transistorelements zumindest teilweise in dem Halbleitergebietumfasst, wobei das Dislokationsgebiet nach dem Bilden des Transistorelements hergestelltwird.The method of claim 1, further forminga transistor element at least partially in the semiconductor regionwherein the dislocation region is formed after forming the transistor elementbecomes.
[13]
Das Verfahren nach Anspruch 12, wobei Bilden desDislokationsgebiets umfasst: Implantieren einer leichten inertenIonengattung zur Herstellung eines inerten Implantationsgebietesan einer spezifizierten Tiefe und Wärmebehandeln des inerten Implantationsgebiets,um das Dislokationsgebiet an der spezifizierten Tiefe zu bilden.The method of claim 12, wherein forming theDislocation area includes: implanting a light inertIon genus for the production of an inert implantation areaat a specified depth and heat treating the inert implantation region,to form the dislocation area at the specified depth.
[14]
Das Verfahren nach Anspruch 13, wobei Wärmebehandelndes inerten Implantationsgebiets nach dem Bilden des Transistorelementsausgeführt wird.The method of claim 13, wherein heat treatingof the inert implant region after forming the transistor elementis performed.
[15]
Das Verfahren nach Anspruch 2, das ferner umfasst:Bereitstellen eines zweiten Halbleitergebiets über dem Substrat und Maskierendes zweiten Halbleitergebiets währenddes Einführensder leichten inerten Gattung, um im Wesentlichen ein Eindringender leichten inerten Gattung in das zweite Halbleitergebiet zu verhindern.The method of claim 2, further comprising:Providing a second semiconductor region over the substrate and maskingof the second semiconductor region duringof introductionthe light inert genus, in order to essentially invadeto prevent the light inert species in the second semiconductor region.
[16]
Das Verfahren nach Anspruch 1, das ferner umfasst:Bereitstellen eines zweiten Halbleitergebiets, Bilden des Dislokationsgebietsso, um eine Relativbewegung auf atomarem Maßstab zwischen dem Substratund mindestens einem Bereich des zweiten Halbleitergebiets zu ermöglichen;und Bilden eines zweiten spannungsinduzierenden Gebiets, dasmechanisch mit dem zweiten Halbleitergebiet gekoppelt ist, wobeidas zweite spannungsinduzierende Gebiet eine zweite Verformung inmindestens einem Teil des zweiten Halbleitergebiets erzeugt, wobeidie zweite Verformung sich von der Verformung unterscheidet.The method of claim 1, further comprising: providing a second semiconductor region, forming the dislocation region so as to provide relative movement on an atomic scale between the second semiconductor region To enable substrate and at least a portion of the second semiconductor region; and forming a second stress-inducing region mechanically coupled to the second semiconductor region, the second stress-inducing region creating a second strain in at least a portion of the second semiconductor region, wherein the second strain is different than the strain.
[17]
Das Verfahren nach Anspruch 1, das ferner umfasst:Steuern mindestens eines Prozessparameters während des Herstellens des Dislokationsgebiets,um ein Maß derRelativbewegung einzustellen, die von dem Dislokationsgebiet ermöglicht wird.The method of claim 1, further comprising:Controlling at least one process parameter during manufacturing of the dislocation area,a measure ofAdjust relative movement, which is made possible by the Dislokationsgebiet.
[18]
Das Verfahren nach Anspruch 17, wobei das Dislokationsgebietdurch Implantieren einer leichten inerten Ionengattung und durchWärmebehandeln derleichten inerten Ionengattung gebildet wird.The method of claim 17, wherein the dislocation areaby implanting a light inert ion genus and byHeat treating thelight inert ion genus is formed.
[19]
Das Verfahren nach Anspruch 18, wobei der mindestenseine Prozessparameter ein Implantationsparameter ist.The method of claim 18, wherein the at leasta process parameter is an implantation parameter.
[20]
Das Verfahren nach Anspruch 19, das ferner umfasst:Bereitstellen eines zweiten Halbleitergebiets und Bilden einer zweitenDislokationsgebiets, wobei das zweite Dislokationsgebiet eine Relativbewegungauf atomarem Maßstabzwischen dem Substrat und mindestens einem Bereich des zweiten Halbleitergebietsermöglicht,wobei das zweite Dislokationsgebiet durch Implantation und Wärmebehandlunggebildet ist, und wobei der Implantationsprozess für das zweiteDislokationsgebiet sich von dem Implantationprozess für das Dislokationsgebietunterscheidet.The method of claim 19, further comprising:Providing a second semiconductor region and forming a second semiconductor regionDislocation area, the second Dislokationsgebiet a relative movementon an atomic scalebetween the substrate and at least a portion of the second semiconductor regionallowswherein the second dislocation area by implantation and heat treatmentis formed, and wherein the implantation process for the secondDislocation itself from the implantation process for the dislocation areadifferent.
[21]
Verfahren mit: Implantieren einer leichteninerten Ionengattung durch ein Halbleitergebiet in ein Substratan einer spezifizierten Tiefe; Bilden eines Transistorelements über derspezifizierten Tiefe, wobei das Transistorelement ein Draingebietund ein Sourcegebiet, ein Kanalgebiet, das aus dem Halbleitergebietaufgebaut ist und eine Gateelektrodenstruktur aufweist; Wärmebehandelndes Substrats, um ein Dislokationsgebiet benachbart zu dem Kanalgebietzu bilden, wobei das Dislokationsgebiet eine Relativbewegung aufatomarem Maßstabzwischen dem Substrat und mindestens einem Teil des Kanalgebietsermöglicht.Method with:Implant a light weightinert ion genus through a semiconductor region into a substrateat a specified depth;Forming a transistor element over thespecified depth, wherein the transistor element is a drain regionand a source region, a channel region, of the semiconductor regionis constructed and has a gate electrode structure;heat treatmentof the substrate around a dislocation area adjacent to the channel areaform, wherein the dislocation area on a relative movementatomic scalebetween the substrate and at least a part of the channel regionallows.
[22]
Das Verfahren nach Anspruch 21, das ferner Erzeugenvon Spannung in der Nähedes Transistorelements zur Erzeugung einer Verformung in dem Kanalgebietumfasst.The method of claim 21, further generatingof tension nearbyof the transistor element for generating a strain in the channel regionincludes.
[23]
Das Verfahren nach Anspruch 22, wobei die Spannungpermanent erzeugt wird.The method of claim 22, wherein the voltageis generated permanently.
[24]
Das Verfahren nach Anspruch 22, das ferner umfasst:Steuern der Spannung durch Einstellen einer Zeitdauer und/oder Einstelleneiner Größe der Spannungund/oder Vorgeben einer Richtung der Spannung.The method of claim 22, further comprising:Controlling the voltage by adjusting a time duration and / or settinga magnitude of tensionand / or specifying a direction of tension.
[25]
Das Verfahren nach Anspruch 22, das ferner umfasst:Steuern der Verformung durch Bestimmen eines Sollwertes für mindestenseinen Prozessparameter des Implantierens der leichten inerten Ionengattungund Steuern der Implantation auf der Grundlage des Sollwertes, wobeider Sollwert einer spezifizierten Verformung entspricht.The method of claim 22, further comprising:Controlling the deformation by determining a setpoint for at leasta process parameter of implanting the light inert ion genusand controlling implantation based on the desired value, whereinthe setpoint corresponds to a specified deformation.
[26]
Das Verfahren nach Anspruch 22, das ferner umfasst:Steuern der Verformung durch Bestimmen eines Sollwertes für mindestenseinen Prozessparameter der Wärmebehandlungdes Substrats und Steuern der Wärmebehandlungauf der Grundlage des Sollwertes, wobei der Sollwert einer spezifiziertenVerformung entspricht.The method of claim 22, further comprising:Controlling the deformation by determining a setpoint for at leasta process parameter of the heat treatmentof the substrate and controlling the heat treatmentbased on the setpoint, where the setpoint is a specified oneDeformation corresponds.
[27]
Das Verfahren nach Anspruch 21, das ferner umfasst:Bilden eines zweiten Transistorelements in einem zweiten Halbleitergebiet,wobei das zweite Halbleitergebiet während des Implantierens der leichteninerten Gattung in das Halbleitergebiet maskiert ist.The method of claim 21, further comprising:Forming a second transistor element in a second semiconductor region,wherein the second semiconductor region during implantation of the lightinert species is masked into the semiconductor region.
[28]
Das Verfahren nach Anspruch 21, wobei Bilden desTransistorelements umfasst: Bilden eines Isolationsgrabens und wobeidie leichte inerte Gattung vor dem Ausbilden des Isolationsgrabensimplantiert wird.The method of claim 21, wherein forming theTransistor element comprises: forming an isolation trench and whereinthe light inert species before forming the isolation trenchis implanted.
[29]
Das Verfahren nach Anspruch 21, wobei Bilden desTransistorelements umfasst: Bilden eines Isolationsgrabens und wobeidie leichte inerte Gattung nach dem Bilden des Isolationsgrabensimplantiert wird.The method of claim 21, wherein forming theTransistor element comprises: forming an isolation trench and whereinthe light inert genus after forming the isolation trenchis implanted.
[30]
Halbleiterbauelement mit: einem Substrat; einemverformten Halbleitergebiet, das über dem Substrat angeordnetist; und einem Dislokationsgebiet, das zwischen dem Substratund dem verformten Halbleitergebiet angeordnet ist, wobei das Dislokationsgebieteine Relativbewegung auf atomarem Maßstab zwischen dem Substrat undmindestens einem Teil des verformten Halbleitergebiets ermöglicht.Semiconductor device with:a substrate;onedeformed semiconductor region, which is disposed above the substrateis; anda dislocation area between the substrateand the deformed semiconductor region, wherein the dislocation regiona relative movement on an atomic scale between the substrate andallows at least a portion of the deformed semiconductor region.
[31]
Das Halbleiterbauelement nach Anspruch 30, wobeidas verformte Halbleitergebiet ein Kanalgebiet eines Feldeffekttransistorsaufweist.The semiconductor device of claim 30, whereinthe deformed semiconductor region is a channel region of a field effect transistorhaving.
[32]
Das Halbleiterbauelement nach Anspruch 30, wobeidas Dislokationsgebiet in einer dielektrischen Schicht, die über demSubstrat ausgebildet ist, angeordnet ist.The semiconductor device of claim 30, whereinthe dislocation area in a dielectric layer that over theSubstrate is formed, is arranged.
[33]
Das Halbleiterbauelement nach Anspruch 30, wobeidas Dislokationsgebiet in einer Halbleiterschicht, die das verformteHalbleitergebiet aufweist, angeordnet ist.The semiconductor device of claim 30, whereinthe dislocation region in a semiconductor layer that deformed theSemiconductor region has arranged.
[34]
Das Halbleiterbauelement nach Anspruch 30, wobeidas Dislokationsgebiet Hohlräumeaufweist, die mit Wasserstoff gefüllt sind.The semiconductor device of claim 30, whereinthe dislocation area cavitieswhich are filled with hydrogen.
[35]
Das Halbleiterbauelement nach Anspruch 31, das fernerein zweites Halbleitergebiet mit einem zweiten Kanalgebiet mit einerVerformung aufweist, die sich von der Verformung des verformtenHalbleitergebiets unterscheidet.The semiconductor device of claim 31, further comprisinga second semiconductor region having a second channel region with aDeformation that differs from the deformation of the deformedSemiconductor region is different.

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
2006-01-19| OP8| Request for examination as to paragraph 44 patent law|

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2008-06-19| 8364| No opposition during term of opposition|

优先权:

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申请号 | 申请日 | 专利标题

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US11/112,498| US7494906B2|2004-06-30|2005-04-22|Technique for transferring strain into a semiconductor region|